公开(公告)号：CN103137705A

公开(公告)日：2013-06-05

申请号：CN201210513055.3

申请日：2012-12-04

Applicant: 瑞萨电子株式会社

Inventor： 由上二郎 ,  岩松俊明 ,  堀田胜之 ,  槙山秀树 ,  井上靖朗 ,  山本芳树

IPC: H01L29/78 ,  H01L27/088 ,  H01L21/8234 ,  H01L21/336 ,  H01L21/762

CPC classification number: H01L21/76283 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/30604 ,  H01L21/31053 ,  H01L21/31111 ,  H01L21/76224 ,  H01L21/76229 ,  H01L21/823807 ,  H01L21/823878 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/0649

Abstract: 提供一种提高半导体装置的性能的半导体装置及其制造方法。作为半导体元件的MISFET（Q1）形成于SOI基板（1）上。SOI基板具有：作为基体的支撑基板（2）；形成于支撑基板的主面（表面）上的绝缘层即作为埋设氧化膜的BOX层（3）；以及形成于BOX层上的半导体层即SOI层（4）。在SOI层形成有作为半导体元件的MISFET（Q1）。在元件分离区域（5）中，在SOI基板的主面上形成有元件分离槽（7），其贯通SOI层和BOX层，并且底面（7a）位于支撑基板（2）的厚度的中间位置，元件分离膜（8）被埋设于所形成的元件分离槽（7）中。并且，防氧化膜（9）介于BOX层（3）与元件分离膜（8）之间。

公开(公告)号：CN107039440B

公开(公告)日：2022-07-01

申请号：CN201610947452.X

申请日：2016-10-26

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树

IPC: H01L27/11 ,  H01L27/10 ,  H01L21/8244

Abstract: 本公开涉及功耗降低的半导体器件。该器件包括：n型阱区域，位于半导体主体的主面之上；元件隔离区域，位于主表面之上；第一和第二有源区域，位于n型阱区域中并且被元件隔离区域环绕；绝缘膜，位于第一有源区域中的主表面之上；半导体层，位于绝缘膜之上；栅电极层，通过栅极绝缘膜位于半导体层之上；p型源极和漏极区域，在栅电极层的两个端部处形成在半导体层中；伪栅电极层，通过栅极绝缘膜位于半导体层之上；n型半导体区域，位于第二有源区域中的n型阱区域表面之上；以及电源布线，与n型半导体区域耦合。伪栅电极层电浮置。

公开(公告)号：CN114582875A

公开(公告)日：2022-06-03

申请号：CN202210195379.0

申请日：2016-10-26

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树

IPC: H01L27/11

Abstract: 本公开涉及功耗降低的半导体器件。该器件包括：n型阱区域，位于半导体主体的主面之上；元件隔离区域，位于主表面之上；第一和第二有源区域，位于n型阱区域中并且被元件隔离区域环绕；绝缘膜，位于第一有源区域中的主表面之上；半导体层，位于绝缘膜之上；栅电极层，通过栅极绝缘膜位于半导体层之上；p型源极和漏极区域，在栅电极层的两个端部处形成在半导体层中；伪栅电极层，通过栅极绝缘膜位于半导体层之上；n型半导体区域，位于第二有源区域中的n型阱区域表面之上；以及电源布线，与n型半导体区域耦合。伪栅电极层电浮置。

公开(公告)号：CN107170743B

公开(公告)日：2022-01-07

申请号：CN201710132353.0

申请日：2017-03-07

Applicant: 瑞萨电子株式会社

Inventor： 前川径一 ,  蒲原史朗 ,  山县保司 ,  山本芳树

IPC: H01L27/112 ,  H01L21/8246 ,  G11C16/10 ,  G11C16/26

Abstract: 为了提供一种能够改善信息的读出精度的配置有反熔丝存储单元的半导体设备。本发明提供一种半导体设备，其中，N沟道型的存储晶体管、选择核心晶体管和选择体晶体管分别以串联的方式电连接。存储晶体管和选择核心晶体管形成在SOI衬底的硅层中，并且，选择体晶体管形成在半导体衬底中。字线连接于存储晶体管的存储栅电极，并且，位线连接于选择体晶体管。在向位线施加与从字线施加到存储栅电极的电压极性相反的反电压的同时，执行写入操作。

公开(公告)号：CN108933106A

公开(公告)日：2018-12-04

申请号：CN201810463762.3

申请日：2018-05-15

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树

IPC: H01L21/8234 ,  H01L21/265 ,  H01L21/324 ,  H01L21/762

CPC classification number: H01L27/1207 ,  H01L21/2253 ,  H01L21/26513 ,  H01L21/26586 ,  H01L21/324 ,  H01L21/823418 ,  H01L21/823814 ,  H01L21/84 ,  H01L27/0922 ,  H01L29/167 ,  H01L29/42364 ,  H01L29/42376 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/7833 ,  H01L29/7834 ,  H01L21/823456 ,  H01L21/7624

Abstract: 本公开涉及制造半导体器件的方法。提供了一种SOI衬底，其具有半导体衬底、形成在半导体衬底上的绝缘层以及形成在绝缘层上的半导体层。第一区域是用于在半导体层中形成低击穿电压MISFET的区域，并且已经从中去除了绝缘层和半导体层的第二区域是用于形成高击穿电压MISFET的区域。在第二区域中形成n型半导体区域且在第一区域中形成n型延伸区域之后，对半导体衬底执行第一热处理。此后，在第一和第二区域的每一个中形成扩散层，然后对半导体衬底执行第二热处理。这里，执行第一热处理的时间长于执行第二热处理的时间。

公开(公告)号：CN107527908A

公开(公告)日：2017-12-29

申请号：CN201710447345.5

申请日：2017-06-14

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树

IPC: H01L27/04 ,  H01L27/06 ,  H01L27/08 ,  H03K5/00

CPC classification number: G11C11/417 ,  G05F3/205 ,  G11C5/146 ,  H01L21/823892 ,  H01L27/0222 ,  H01L27/092 ,  H01L27/1104 ,  H01L27/1203 ,  H01L27/04 ,  H01L27/06 ,  H01L27/08 ,  H03K5/00006

Abstract: 本发明提供一种半导体装置。半导体装置具备：基板；电路，具有形成于基板的晶体管；振荡电路，产生频率信号；基板电压产生电路，根据来自振荡电路的频率信号，产生基板电压；以及控制电路，在电路的待机期间，对振荡电路的频率信号的频率进行变更。

公开(公告)号：CN107039440A

公开(公告)日：2017-08-11

申请号：CN201610947452.X

申请日：2016-10-26

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树

IPC: H01L27/11 ,  H01L27/10 ,  H01L21/8244

CPC classification number: H01L27/1104 ,  G11C11/412 ,  G11C11/419 ,  H01L23/528 ,  H01L27/0207 ,  H01L27/1116 ,  H01L27/1203 ,  H01L29/0649 ,  H01L29/0692 ,  H01L27/10 ,  H01L27/11

Abstract: 本公开涉及功耗降低的半导体器件。该器件包括：n型阱区域，位于半导体主体的主面之上；元件隔离区域，位于主表面之上；第一和第二有源区域，位于n型阱区域中并且被元件隔离区域环绕；绝缘膜，位于第一有源区域中的主表面之上；半导体层，位于绝缘膜之上；栅电极层，通过栅极绝缘膜位于半导体层之上；p型源极和漏极区域，在栅电极层的两个端部处形成在半导体层中；伪栅电极层，通过栅极绝缘膜位于半导体层之上；n型半导体区域，位于第二有源区域中的n型阱区域表面之上；以及电源布线，与n型半导体区域耦合。伪栅电极层电浮置。

公开(公告)号：CN114551473A

公开(公告)日：2022-05-27

申请号：CN202111326658.8

申请日：2021-11-10

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树

IPC: H01L27/12 ,  H01L27/13

Abstract: 本公开的实施例涉及半导体器件，并涉及提高半导体器件的可靠性。电阻元件包括SOI衬底的半导体层和半导体层上形成的外延半导体层。外延半导体层EP具有在半导体层上形成的并且彼此间隔开的两个半导体部分。半导体层具有形成一个半导体部分的区域、形成另一半导体部分的区域以及未形成外延半导体层的区域。

公开(公告)号：CN109698120A

公开(公告)日：2019-04-30

申请号：CN201811145953.1

申请日：2018-09-29

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树

IPC: H01L21/28 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/11521 ,  H01L27/11568 ,  H01L29/423

Abstract: 本发明涉及一种制造半导体器件的方法。提高半导体器件的可靠性。第一绝缘膜和保护膜被形成在半导体衬底上。第一区域的所述第一绝缘膜和所述保护膜选择性地被移除，并且绝缘膜被形成在暴露的半导体衬底上。在第二区域、第三区域和第四区域中的所述第一绝缘膜覆盖有所述保护膜的状态下，所述半导体衬底在包含氮的气氛中被热处理，从而将氮引入到在所述第一区域中的所述半导体衬底与所述第二绝缘膜之间的所述界面。换句话说，氮引入点被形成在所述半导体衬底与所述第二绝缘膜之间的所述界面上。在该配置中，所述保护膜用作防氮化膜。

公开(公告)号：CN104218040B

公开(公告)日：2018-12-18

申请号：CN201410163889.5

申请日：2014-04-23

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树

IPC: H01L27/12 ,  H01L27/11 ,  H01L21/784 ,  H01L21/768

Abstract: 本发明涉及半导体装置及其制造方法。在使用了SOI基板的半导体装置中，防止MISFET的动作不良，提高半导体装置的可靠性。另外，降低MISFET的寄生电阻，提高半导体装置的性能。以覆盖与SOI层SL邻接的元件分离区域STI的上表面的端部的方式，以宽的宽度来形成在SOI基板上部的SOI层SL上形成的外延层T1。由此，防止形成位置偏移了的接触插塞CP与SOI层SL下方的半导体基板SB连接。另外，通过以宽的宽度形成外延层T1，防止其下的SOI层SL的端部被硅化物化，从而防止MISFET的寄生电阻增大。