公开(公告)号：CN116367551A

公开(公告)日：2023-06-30

申请号：CN202111583990.2

申请日：2021-12-22

Applicant: 浙江驰拓科技有限公司

Inventor： 于志猛 ,  江家豪 ,  何世坤 ,  申力杰 ,  王莎莎

IPC: H10B61/00 ,  H01L21/48 ,  H01L23/522 ,  H01L23/528 ,  H10B63/00

Abstract: 本申请公开了一种存储芯片，存储阵列区和逻辑区包括底金属层；设于底金属层上表面的底部导电体，底金属层位于底部导电体下表面在水平面的投影区域内；设于存储阵列区中底部导电体上表面的存储单元层；设于逻辑区中底部导电体上表面的顶部通孔导电体；设于存储单元层上表面的、及顶部通孔导电体上表面的顶金属层。本申请中在存储阵列区和逻辑区的底金属层上设有底部导电体，底金属层位于底部导电体下表面在水平面的投影区域内，底部导电体直接作为底金属层中铜扩散阻挡层，两个区域的底部导电体可同时制作，兼容当前的制作工艺，无需额外操作；降低两个区域之间的高度差，降低刻蚀难度。本申请还提供一种存储芯片制备方法。

公开(公告)号：CN118695768A

公开(公告)日：2024-09-24

申请号：CN202310298097.8

申请日：2023-03-23

Applicant: 浙江驰拓科技有限公司

Inventor： 于志猛 ,  申力杰 ,  侯艳婷 ,  何世坤

IPC: H10N50/01 ,  H10N50/10 ,  H10B61/00

Abstract: 本发明提供了一种半导体器件制备方法及半导体器件、磁传感器或磁存储器，该半导体器件制备方法通过在衬底上依次沉积低电阻率的第一金属层、和高电阻率的第二金属层，之后一起刻蚀第二金属层和第一金属层，形成多根底部金属连线，再旋涂填充物后刻蚀填充物和第二金属层，以在每根底部金属连线上形成多个相互分离的底电极。同时，还使底电极上表面与底部金属连线上表面之间的高度差小于第二金属层的厚度，且大于设定阈值。从而后续在制备磁性隧道结的刻蚀过程中，即使需要过刻蚀，也不会刻蚀到低电阻率的第一金属层，从而减少刻蚀制备磁性隧道结过程中的反溅问题，减少污染。同时降低底部金属连线的线阻。

公开(公告)号：CN118613137A

公开(公告)日：2024-09-06

申请号：CN202310228968.9

申请日：2023-03-06

Applicant: 浙江驰拓科技有限公司

Inventor： 于志猛 ,  陈桂霖 ,  于亚荣 ,  何世坤

IPC: H10N50/01 ,  H10N50/80 ,  H10B61/00 ,  H10B63/00 ,  H10N70/00

Abstract: 本发明公开了一种存储芯片制备方法及存储芯片结构，应用于存储芯片领域，该方法包括：对待刻蚀结构中的图形传递层的表面刻蚀，形成延伸至待刻蚀结构中的底部电极介质层的通道；刻蚀通道开口处的图形传递层，得到图形传递层拓宽通道；沿图形传递层拓宽通道刻蚀底部电极介质层中的待拓宽区域，得到延伸至底部电路的底部电极通孔结构；利用底部电极材料填充底部电极通孔结构，得到最终底部电极结构；在最终底部电极结构背向底部电路的表面制备存储单元和顶部电路结构。本发明通过制备包括拓宽部分和未拓宽部分的电极结构，将最终底部电极结构的拓宽部分与存储单元连接，能够避免需要制备缓冲层导致的不必要的金属反溅的问题，提升了器件制备的良率。

公开(公告)号：CN118536455A

公开(公告)日：2024-08-23

申请号：CN202310188401.3

申请日：2023-02-21

Applicant: 浙江驰拓科技有限公司

Inventor： 于志猛 ,  申力杰 ,  陈桂霖 ,  何世坤 ,  于亚荣

IPC: G06F30/39 ,  G11C5/02 ,  G06F115/08

Abstract: 本发明公开了一种涉及半导体制造领域，特别是涉及一种嵌入式存储芯片匹配逻辑电路层间电容的方法及嵌入式存储芯片，通过接收原始平台信息及目标存储阵列信息；根据所述原始平台信息，确定原始平台对应的原始金属层间距、原始层间介电常数；根据所述原始金属层间距及所述原始层间介电常数确定原始电容参数；根据所述原始平台信息及目标存储阵列信息确定嵌入式存储芯片的集成金属层间距；根据所述集成金属层间距及所述原始电容参数确定所述嵌入式存储芯片的逻辑区等效介电常数，使所述嵌入式存储芯片的逻辑区电容参数与所述原始电容参数一致；根据所述逻辑区等效介电常数确定存储单元保护层厚度。本发明实现了对嵌入式存储芯片工作稳定性的提升。

公开(公告)号：CN117479815A

公开(公告)日：2024-01-30

申请号：CN202210852602.4

申请日：2022-07-19

Applicant: 浙江驰拓科技有限公司

Inventor： 申力杰 ,  于志猛

IPC: H10N50/01 ,  H10N50/80 ,  H10N50/10

Abstract: 本发明提供一种磁性存储器顶电极制备方法，包括：提供一底部结构，所述底部结构具有图形化的磁性隧道结，所述磁性隧道结顶部覆盖有金属硬掩膜；在所述磁隧道结和所述金属硬掩膜的侧壁形成侧壁层，以形成第一中间结构；其中，所述侧壁层为单层膜层或堆叠膜层；在所述第一中间结构上形成回填介质，所述回填介质与单层膜层或所述堆叠膜层的刻蚀选择比高于预定阈值；在所述回填介质上形成顶部金属互连结构。本发明提供的磁性存储器顶电极制备方法，能够在不增大阵列区和逻辑区通孔高度的前提下，增大磁性隧道结顶部的工艺窗口。

公开(公告)号：CN116367552A

公开(公告)日：2023-06-30

申请号：CN202111583992.1

申请日：2021-12-22

Applicant: 浙江驰拓科技有限公司

Inventor： 于志猛 ,  申力杰 ,  杨丹丹 ,  何世坤

IPC: H10B61/00 ,  H10N50/01 ,  H10N50/10

Abstract: 本申请公开了一种存储器，包括底电路层；设于底电路层上表面的底电极；设于底电极四周的氧化层；设于底电极上表面、由下至上层叠的存储单元层、金属硬掩膜层；设于金属硬掩膜层上表面的顶电路层。本申请中的存储器在底电极的四周设置有氧化层，即底电极侧侧壁被完全氧化，在存储单元层刻蚀过程中减少因反溅射而出现短路的状况，提升存储器的性能和良率，且由于底电极关键尺寸较大，嵌套精度卡控更为宽松且使得底电极图形化工艺实现难度显著降低；氧化层的厚度可控，可以根据存储单元层的尺寸进行调节，兼容不同尺寸的存储单元。本申请还提供一种制备方法。