公开(公告)号：CN101764139A

公开(公告)日：2010-06-30

申请号：CN200910266371.3

申请日：2009-12-24

Applicant: 株式会社电装

Inventor： 都筑幸夫 ,  田边广光 ,  河野宪司

IPC: H01L27/144 ,  H01L29/06

CPC classification number: H01L27/0664 ,  H01L29/0619 ,  H01L29/0834 ,  H01L29/7395 ,  H01L29/7397 ,  H03K17/0828 ,  H03K17/145

Abstract: 一种半导体器件(100)在半导体衬底(10)中包括垂直IGBT和垂直续流二极管。在半导体衬底(10)的第一表面侧部分设置多个基极区(11)，在半导体衬底(10)的第二表面侧部分交替设置多个集电极区(20)和多个阴极区(21)。基极区(11)包括多个在垂直IGBT处于工作状态时提供沟道(22)的区域(13)。半导体衬底(10)的第一侧部分包括多个IGBT区域(19)，每个IGBT区域位于相邻两个沟道(22)之间，包括与发射极电极电耦合的基极区(11)之一并与阴极区(21)之一相对。IGBT区域(19)包括多个窄区域(19a)和多个宽区域(19b)。

公开(公告)号：CN112997294B

公开(公告)日：2023-10-24

申请号：CN201980071828.7

申请日：2019-11-05

Applicant: 株式会社电装

Inventor： 河野宪司

IPC: H01L21/8234 ,  H01L27/06 ,  H01L27/088 ,  H01L29/06 ,  H01L29/12 ,  H01L29/78 ,  H01L21/336 ,  H01L21/337 ,  H01L29/808 ,  H01L21/338 ,  H01L29/812

Abstract: 在级联连接有JFET(10)和MOSFET(20)的半导体装置中，JFET(10)具备漂移层(113)、配置在漂移层(113)上的沟道层(114)、形成在沟道层(114)的表层部且与沟道层(114)相比为高杂质浓度的源极层(115)、在沟道层(114)中形成得比源极层(115)深的栅极层(13)、在沟道层(114)中形成得比源极层(115)深且与栅极层(13)分离的体层(116)、隔着漂移层(113)而配置在与源极层(115)相反的一侧的漏极层(111)。而且，使栅极层(13)与体层(116)之间的耐压比MOSFET(20)的耐压低。

公开(公告)号：CN110945633B

公开(公告)日：2023-08-11

申请号：CN201880048878.9

申请日：2018-07-26

Applicant: 株式会社电装

Inventor： 河野宪司

IPC: H01L21/337 ,  H01L21/338 ,  H01L29/808 ,  H01L29/812

Abstract: 具备：第1导电型的漂移层(13)；第1导电型的沟道层(14)，配置在漂移层(13)上；第1导电型的源极层(15)，形成在沟道层(14)的表层部；第2导电型的栅极层(16)，形成在沟道层(15)；第2导电型的体层(17)，形成在沟道层(15)；漏极层(11)，隔着漂移层(13)而配置在与源极层(15)相反的一侧；栅极布线(19)，与栅极层(16)电连接；第1电极(21)，与源极层(15)及体层(17)电连接；以及第2电极(22)，与漏极层(11)电连接。并且，在体层(17)的底部侧，与栅极层(16)的底部侧相比，使电场强度更高。

公开(公告)号：CN109478563B

公开(公告)日：2022-03-01

申请号：CN201780044650.8

申请日：2017-06-29

Applicant: 株式会社电装

Inventor： 河野宪司

IPC: H01L29/739 ,  H01L29/78

Abstract: 半导体装置具备多个开关元件、和半导体基板。多个开关元件并联地连接而被驱动，多个开关元件形成于半导体基板。在半导体基板的平面视图下，多个开关元件分别具有：单元区域(111)，形成有被施加栅极电压的有源沟槽栅极(G1)，作为IGBT发挥功能；外周区域(112)，形成芯片外形；以及非单元区域(113)，形成为将单元区域和外周区域分离，设置有对向单元区域的电连接进行中继的焊盘(114)。在半导体基板的平面视图下，有源沟槽栅极在非单元区域中还形成在不与焊盘重叠的位置。

公开(公告)号：CN107534042B

公开(公告)日：2020-10-27

申请号：CN201680024918.7

申请日：2016-06-10

Applicant: 富士电机株式会社 ,  株式会社电装

Inventor： 吉田崇一 ,  田村正树 ,  河野宪司 ,  田边広光

IPC: H01L27/04 ,  H01L21/329 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/088 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

Abstract: 在n‑半导体基板的正面侧，从IGBT部(21)遍及FWD部(22)设有p基层(2)，由沟槽(3)、栅氧化膜(4)和栅电极(5)构成的沟槽栅，以及发射电极(8)。被夹在相邻的沟槽(3)之间的p基层(2)中的具有n+发射区(6)的p基层(2)为IGBT发射极部(31)，不具有n+发射区(6)的p基层(2)为FWD阳极部(32)。n+阴极区(12)的短边方向宽度L12比FWD阳极部(32)的短边方向宽度L32窄。FWD阳极部(32)的短边方向宽度L32与n+阴极区(12)的短边方向宽度L12的差值ΔL1为50μm以上。由此，能够提供减小正向压降，并且抑制反向恢复时的波形振动，且具有软恢复特性的半导体装置。

公开(公告)号：CN107750392B

公开(公告)日：2020-04-28

申请号：CN201680036701.8

申请日：2016-05-27

Applicant: 株式会社电装

Inventor： 河野宪司 ,  田边广光

IPC: H01L25/07 ,  H01L25/18 ,  H02M7/48

Abstract: 提供一种半导体芯片。半导体芯片具备：开关元件(11a～16a)，具有栅极电极；第1控制焊盘(71)，与上述栅极电极电连接，被施加控制上述开关元件的接通、断开的电压；以及第2控制焊盘(72)，在上述开关元件接通时，在与上述第1控制焊盘之间构成供控制电流流过的电流路径，上述第1控制焊盘以及上述第2控制焊盘中的某一方的控制焊盘被配置成被另一方的控制焊盘夹着。

公开(公告)号：CN110945633A

公开(公告)日：2020-03-31

申请号：CN201880048878.9

申请日：2018-07-26

Applicant: 株式会社电装

Inventor： 河野宪司

IPC: H01L21/337 ,  H01L21/338 ,  H01L29/808 ,  H01L29/812

Abstract: 具备：第1导电型的漂移层(13)；第1导电型的沟道层(14)，配置在漂移层(13)上；第1导电型的源极层(15)，形成在沟道层(14)的表层部；第2导电型的栅极层(16)，形成在沟道层(15)；第2导电型的体层(17)，形成在沟道层(15)；漏极层(11)，隔着漂移层(13)而配置在与源极层(15)相反的一侧；栅极布线(19)，与栅极层(16)电连接；第1电极(21)，与源极层(15)及体层(17)电连接；以及第2电极(22)，与漏极层(11)电连接。并且，在体层(17)的底部侧，与栅极层(16)的底部侧相比，使电场强度更高。

公开(公告)号：CN109478563A

公开(公告)日：2019-03-15

申请号：CN201780044650.8

申请日：2017-06-29

Applicant: 株式会社电装

Inventor： 河野宪司

IPC: H01L29/739 ,  H01L29/78

Abstract: 半导体装置具备多个开关元件、和半导体基板。多个开关元件并联地连接而被驱动，多个开关元件形成于半导体基板。在半导体基板的平面视图下，多个开关元件分别具有：单元区域(111)，形成有被施加栅极电压的有源沟槽栅极(G1)，作为IGBT发挥功能；外周区域(112)，形成芯片外形；以及非单元区域(113)，形成为将单元区域和外周区域分离，设置有对向单元区域的电连接进行中继的焊盘(114)。在半导体基板的平面视图下，有源沟槽栅极在非单元区域中还形成在不与焊盘重叠的位置。

公开(公告)号：CN105359269B

公开(公告)日：2017-12-01

申请号：CN201480037844.1

申请日：2014-06-16

Applicant: 株式会社电装

Inventor： 河野宪司

IPC: H01L25/07 ,  H01L25/18

CPC classification number: H01L24/49 ,  H01L23/4334 ,  H01L23/4952 ,  H01L23/49524 ,  H01L23/49537 ,  H01L23/49562 ,  H01L23/49568 ,  H01L23/49575 ,  H01L24/37 ,  H01L24/40 ,  H01L24/48 ,  H01L24/73 ,  H01L2224/05554 ,  H01L2224/32245 ,  H01L2224/33181 ,  H01L2224/37147 ,  H01L2224/37599 ,  H01L2224/45014 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/4903 ,  H01L2224/4917 ,  H01L2224/49175 ,  H01L2224/73215 ,  H01L2224/73265 ,  H01L2224/8385 ,  H01L2224/8485 ,  H01L2924/00014 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/45015 ,  H01L2924/207 ,  H01L2224/45099

Abstract: 半导体装置具备：具有开关元件和与所述开关元件电连接的多个焊盘(P)的半导体芯片(10、70、75、100a～100f)、以及与所述多个焊盘分别电连接的多个引线端子。所述多个引线端子具有用于控制所述开关元件的导通断开的控制端子(T1)、以及在开关元件处于导通状态下主电流流动的主端子(T2)。由流入所述控制端子的控制电流的电流路径中的寄生电感Lg、所述主电流的电流路径中的寄生电感Lo、以及这些电感所致的互感Ms规定的耦合系数k处于‑3％≤k≤2％的范围。

公开(公告)号：CN107251205A

公开(公告)日：2017-10-13

申请号：CN201680012544.7

申请日：2016-06-10

Applicant: 富士电机株式会社 ,  株式会社电装

Inventor： 吉田崇一 ,  野口晴司 ,  河野宪司 ,  田边広光

IPC: H01L21/336 ,  H01L21/322 ,  H01L21/329 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L27/088 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

Abstract: 本发明提供半导体装置和半导体装置的制造方法，在成为n－型漂移层(1)的n－型半导体基板的正面形成FS结构的RC‑IGBT的正面元件结构。接着，在n－型半导体基板的背面形成p+型集电区(10)、n+型阴极区(11)和n+型FS层(12)。n+型FS层(12)使用硒而形成。接着，从n－型半导体基板的背面照射轻离子，并且在n－型漂移层(1)的内部形成第一低寿命区域(31)。接着，从n－型半导体基板的背面照射轻离子，并且在n+型FS层(12)的内部形成第二低寿命区域(32)。接着，利用退火处理，降低n+型FS层(12)内部的结晶缺陷的缺陷密度。由此，能够抑制漏电流的增加、降低电损耗，并且提高合格率。