公开(公告)号：CN1909231A

公开(公告)日：2007-02-07

申请号：CN200610107885.0

申请日：2006-07-27

Applicant: 株式会社瑞萨科技

Inventor： 河原尊之 ,  山冈雅直

IPC: H01L27/02 ,  H01L27/092 ,  H01L27/11 ,  H01L27/115 ,  H01L29/786

CPC classification number: H01L27/1203 ,  H01L29/78645 ,  H01L29/78648

Abstract: 本发明提供一种半导体器件及使用该半导体器件的半导体集成电路，其根据电路的动作特性，灵活使用具有背栅的MOS，在宽度较宽的温度范围内实现高速且低功率的LSI。本发明使用具有薄膜埋入氧化膜层的FD－SOI，将薄膜埋入氧化膜层的下层半导体区域作为背栅，在逻辑电路块中，块中的负荷较轻的逻辑电路，适合块激活地从块外控制背栅的电压。在产生该背栅驱动信号的电路、以及电路块输出部等负荷较重的逻辑电路，使用连接了栅极和背栅的晶体管，利用栅极输入信号直接控制背栅。

公开(公告)号：CN1909231B

公开(公告)日：2010-07-14

申请号：CN200610107885.0

申请日：2006-07-27

Applicant: 株式会社瑞萨科技

Inventor： 河原尊之 ,  山冈雅直

IPC: H01L27/02 ,  H01L27/092 ,  H01L27/11 ,  H01L27/115 ,  H01L29/786

CPC classification number: H01L27/1203 ,  H01L29/78645 ,  H01L29/78648

Abstract: 本发明提供一种半导体器件及使用该半导体器件的半导体集成电路，其根据电路的动作特性，灵活使用具有背栅的MOS，在宽度较宽的温度范围内实现高速且低功率的LSI。本发明使用具有薄膜埋入氧化膜层的FD-SOI，将薄膜埋入氧化膜层的下层半导体区域作为背栅，在逻辑电路块中，块中的负荷较轻的逻辑电路，适合块激活地从块外控制背栅的电压。在产生该背栅驱动信号的电路、以及电路块输出部等负荷较重的逻辑电路，使用连接了栅极和背栅的晶体管，利用栅极输入信号直接控制背栅。

公开(公告)号：CN100508068C

公开(公告)日：2009-07-01

申请号：CN200310123189.5

申请日：2003-12-23

Applicant: 株式会社瑞萨科技

Inventor： 山冈雅直 ,  长田健一 ,  柳泽一正

IPC: G11C11/412 ,  G11C11/413 ,  H01L27/11

CPC classification number: G11C11/417 ,  G11C5/14 ,  G11C5/148

Abstract: 本发明提供一种半导体存储器件，解决为了在低电压下使SRAM电路工作，构成的晶体管的阈值电压下降时，由于晶体管的漏电流增加，存在存储数据的同时不工作的状态下的功耗增加的问题。在配置了多个由驱动MOSFET、传输OSFET和负载元件构成的静态型存储单元的存储单元阵列中，包括：进行控制的开关，在存储单元工作时，对与驱动MOSFET的源电极连接的源线和接地电位线进行连接，在存储单元的待机时，为非连接；及源电位控制电路，连接在源线与接地电位之间；在存储单元待机时，利用源电位控制电路，将源电位设定成接地电位和电源电位之间的中间电位；源电位控制电路包括漏电极和栅电极连接在源线上、源电极连接在接地电位线上的n沟道型MOSFET。