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Patent Agency Ranking
公开(公告)号：CN1870171A
公开(公告)日：2006-11-29
申请号：CN200610089900.3
申请日：2006-05-25
Applicant: 尔必达存储器株式会社
CPC classification number: G11C7/1051 , G11C5/02 , G11C7/1039 , G11C7/1078 , G11C7/1087 , G11C2207/107 , H01L23/481 , H01L2224/05573 , H01L2224/13025 , H01L2224/16 , H01L2924/00014 , H01L2924/13091 , H01L2924/00 , H01L2224/05599
Abstract: 在核心单元和接口单元为分立芯片的半导体存储装置中增加了数据传送速度。所述装置具有：多个核心芯片，在所述核心芯片中形成存储单元；以及接口芯片，在所述接口芯片中为存储单元形成外围电路。所述多个核心芯片分别具有用于临时存储要被存储单元输出的数据的锁存电路单元以及用于临时存储要被输入到存储单元的数据的锁存电路单元，并且这些锁存电路单元和锁存电路单元以级联的方式连接到接口芯片。由于以级联方式连接的所述多个锁存电路单元从而能够执行流水线操作，所以变得可以实现高速数据传送。
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公开(公告)号：CN1218324C
公开(公告)日：2005-09-07
申请号：CN02127185.2
申请日：2002-07-30
Applicant: 尔必达存储器股份有限公司 , 日立东部半导体株式会社 , 株式会社日立制作所
IPC: G11C8/00 , G11C11/4063
CPC classification number: G11C5/04 , G11C5/00 , G11C7/1072 , G11C7/1078 , G11C7/109 , G11C7/222 , H03L7/0814
Abstract: 假设安装存储器装置数量的最大值，固定和设置外部延迟复制电路。要求的频带分为多个子频带，输出缓存器的延迟时间和内部延迟复制电路互相转换，使用每个子频带，从而设定内部延迟复制电路实际最大值和实际最小值。选择针能选择内部延迟复制电路的延迟时间，有必要有效保证内部时钟信号的设定时间和保持时间，延迟锁存环电路在要求频带的寄存器的锁存操作中，产生内部时钟信号，有可允许的存储器装置数目，不考虑频率的级别和安装存储器装置的数目。
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公开(公告)号：CN1400606A
公开(公告)日：2003-03-05
申请号：CN02127185.2
申请日：2002-07-30
Applicant: 尔必达存储器股份有限公司 , 日立东部半导体株式会社 , 株式会社日立制作所
IPC: G11C8/00 , G11C11/4063
CPC classification number: G11C5/04 , G11C5/00 , G11C7/1072 , G11C7/1078 , G11C7/109 , G11C7/222 , H03L7/0814
Abstract: 假设安装存储器装置数量的最大值，固定和设置外部延迟复制电路。要求的频带分为多个子频带，输出缓存器的延迟时间和内部延迟复制电路互相转换，使用每个子频带，从而设定内部延迟复制电路实际最大值和实际最小值。选择针能选择内部延迟复制电路的延迟时间，有必要有效保证内部时钟信号的设定时间和保持时间，延迟锁存环电路在要求频带的寄存器的锁存操作中，产生内部时钟信号，有可允许的存储器装置数目，不考虑频率的级别和安装存储器装置的数目。
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公开(公告)号：CN1400514A
公开(公告)日：2003-03-05
申请号：CN02127186.0
申请日：2002-07-30
Applicant: 尔必达存储器股份有限公司 , 日立东部半导体株式会社 , 株式会社日立制作所
CPC classification number: G11C7/109 , G11C7/1078 , G11C7/1087 , G11C8/06 , G11C2207/107
Abstract: 本发明涉及安装存储装置不受数量限制的寄存器和存储模块。第一和第二预处理触发器通过一时钟锁存输入到寄存器中的指令/地址信号，该时钟的频率是外部时钟信号和它的反相信号频率的1/2。因此，将指令/地址信号解压为一组信号，该组信号临时具有两倍的周期。例如，这组信号之一仅具有第偶数指令/地址信号的数据内容，而另一信号仅具有第奇数指令/地址信号的数据内容。因为这组信号的周期是指令/地址信号的两倍，第一和第二后处理触发器能根据由延迟锁定环路电路产生的内部时钟信号来锁存信号，在这种状态下，能够充分保证设置时间和保持时间。
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公开(公告)号：CN1224874C
公开(公告)日：2005-10-26
申请号：CN02127186.0
申请日：2002-07-30
Applicant: 尔必达存储器股份有限公司 , 日立东部半导体株式会社 , 株式会社日立制作所
CPC classification number: G11C7/109 , G11C7/1078 , G11C7/1087 , G11C8/06 , G11C2207/107
Abstract: 本发明涉及安装存储装置不受数量限制的寄存器和存储模块。第一和第二预处理触发器通过一时钟锁存输入到寄存器中的指令/地址信号，该时钟的频率是外部时钟信号和它的反相信号频率的1/2。因此，将指令/地址信号解压为一组信号，该组信号临时具有两倍的周期。例如，这组信号之一仅具有第偶数指令/地址信号的数据内容，而另一信号仅具有第奇数指令/地址信号的数据内容。因为这组信号的周期是指令/地址信号的两倍，第一和第二后处理触发器能根据由延迟锁定环路电路产生的内部时钟信号来锁存信号，在这种状态下，能够充分保证设置时间和保持时间。
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