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公开(公告)号：CN114203811B
公开(公告)日：2025-02-07
申请号：CN202110207897.5
申请日：2021-02-24
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式涉及半导体装置及其控制方法。半导体装置具备第一导电型的第一半导体层、设置在第一半导体层上的第二导电型的第二半导体层、选择性地设置在第二半导体层上的第一导电型的第三半导体层、选择性地设置在第二半导体层上并与第三半导体层并排的第二导电型的第四半导体层及第二导电型的第五半导体层。第一半导体层位于第二半导体层与第五半导体层之间。第四半导体层在与第二半导体层的上表面平行的平面内，第四半导体层的面积具有比第三半导体层的面积大的面积。半导体装置还具备：控制电极，设置在从第三半导体层的上表面至第一半导体层中的深度的沟道的内部；第一电极，与第三半导体层电连接；及第二电极，与第四半导体层电连接。
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公开(公告)号：CN117613075A
公开(公告)日：2024-02-27
申请号：CN202211687422.1
申请日：2022-12-27
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L21/331 , H01L29/06
Abstract: 本发明的实施方式涉及半导体装置及其制造方法。根据实施方式，半导体装置包含第一～第三电极、半导体部件以及绝缘部件。半导体部件包含第一～第六半导体区域。第五半导体区域包含第四部分区域以及第五部分区域。所述第四部分区域处于第一半导体区域的第一部分区域与所述第三电极之间。所述第五部分区域处于第一半导体区域的第三部分区域与第四半导体区域之间。
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公开(公告)号：CN115117163A
公开(公告)日：2022-09-27
申请号：CN202110841381.6
申请日：2021-07-26
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/423
Abstract: 实施方式提供能够实现多个栅极驱动的半导体装置。实施方式的半导体装置具备：在第1方向上延伸的第1沟槽及第2沟槽；第1沟槽之中的第1栅极电极；第2沟槽之中的第2栅极电极；与第1栅极电极连接的第1栅极布线，包括在与第1方向垂直的第2方向上延伸的第1部分、在第1方向上延伸的第2部分以及在第2方向上延伸的第3部分；与第2栅极电极连接的第2栅极布线，包括在第2方向上延伸的第1部分、在第1方向上延伸的第2部分以及在第2方向上延伸的第3部分；第1栅极电极焊盘；以及第2栅极电极焊盘；在第1栅极布线的第1部分与第3部分之间有第2栅极布线的第1部分，在第2栅极布线的第1部分与第3部分之间有第1栅极布线的第3部分。
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公开(公告)号：CN114203812A
公开(公告)日：2022-03-18
申请号：CN202110226708.9
申请日：2021-03-01
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06
Abstract: 实施方式的半导体装置具备：第一电极；第二电极；第一导电型的第一半导体层；第二导电型的第二半导体层；第一导电型的第三半导体层；第二导电型的第四半导体层；第二导电型的第五半导体层；第一及第二控制电极。第一半导体层设置于第一电极与第二电极之间。第二半导体层设置于第一半导体层与第二电极之间。第三半导体层选择性地设置于第二半导体层与第二电极之间。第四半导体层设置于第一半导体层与第一电极之间。在沿着第一半导体层与第二半导体层之间的边界排列的第一及第二控制电极之间第五半导体层包含：第一部分，设置于第一半导体层中；及第二部分，设置于第一半导体层与第二半导体层之间。
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公开(公告)号：CN114171590A
公开(公告)日：2022-03-11
申请号：CN202110835837.8
申请日：2021-07-23
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 实施方式提供能够减小开关损耗的半导体元件以及使用了该半导体元件的半导体装置。实施方式的半导体元件具备半导体部、设置在半导体部的表面上的第1电极、设置在半导体部的背面上的第2电极、在半导体部的背面上与第2电极分离设置的第3电极、以及设置在半导体部与第1电极之间的控制电极。半导体部包括第1导电型的第1层、第2导电型的第2层、第1导电型的第3层和第2导电型的第4层。第2层设置在第1层与第1电极之间，隔着第1绝缘膜与控制电极相对。第3层被选择性地设置在第2层与第1电极之间，与第1电极电连接。第4层设置在第2电极与第1层之间，与第2电极电连接。第1层在半导体部的背面与第3电极连接。
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Patent Agency Ranking
公开(公告)号：CN117747646A
公开(公告)日：2024-03-22
申请号：CN202211663929.3
申请日：2022-12-23
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/41 , H01L29/06
Abstract: 实施方式关于半导体装置。有关实施方式的半导体装置具有半导体部、第1至第4电极和控制电极。上述第1电极设置在上述半导体部的背面上；上述第2电极设置在与上述背面相反侧的表面上。上述第3电极设置在上述第1电极与上述第2电极之间，位于上述半导体部中，从上述半导体部电绝缘。上述控制电极从上述半导体部的上述表面侧延伸到上述半导体部中，位于上述第2电极与上述第3电极之间，从上述半导体部电绝缘。上述第4电极从上述半导体部的上述表面侧延伸到上述半导体部中，位于上述第2电极与上述第3电极之间。此外，上述第4电极位于上述半导体部与上述控制电极之间，与上述第3电极电连接。
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公开(公告)号：CN117525124A
公开(公告)日：2024-02-06
申请号：CN202211023078.6
申请日：2022-08-25
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739
Abstract: 半导体装置中，第一导电型的第一电极设于半导体部背面。第二导电型的第二电极设于半导体部。第二导电型的第三电极配置于第一沟槽的内部，第一绝缘膜覆盖其内表面且位于半导体部与第三电极间。第一导电型的第四电极配置于第二沟槽的内部，第二绝缘膜覆盖其内表面且位于半导体部与第四电极间。第一半导体层在第一、第二电极间延伸。第二半导体层设于第一半导体层与第二电极间且在第三、第四电极间延伸。第三半导体层在第二半导体层与第二电极间局部设于第二半导体层且第二导电型杂质的浓度比其高。在第三、第四电极间，第四半导体层位于第二半导体层，第二半导体层包含第三、第四半导体层间的部分。第二电极在上述表面与第二及第三半导体层连接。
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公开(公告)号：CN115810662A
公开(公告)日：2023-03-17
申请号：CN202111611306.7
申请日：2021-12-27
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06
Abstract: 实施方式的半导体装置具备半导体部、第一电极、第二电极以及控制电极。所述半导体部设置于所述第一电极与所述第二电极之间，包含第一导电型的第一层以及第三层、以及第二导电型的第二层、第四层以及第五层。所述第一层在所述第一电极与所述第二电极之间延伸，所述第二层设置于所述第一半导体层与所述第二电极之间，所述第三半导体层设置于所述第二层与所述第二电极之间，所述第四层设置于所述第一层与所述第一电极之间。所述半导体部具有包含所述控制电极、所述第二层及所述第三层的有源区域和包围所述有源区域的终端区域。所述5层在所述终端区域中设置于所述第一半导体层中。
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公开(公告)号：CN114203811A
公开(公告)日：2022-03-18
申请号：CN202110207897.5
申请日：2021-02-24
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06 , H01L29/08 , H01L29/40
Abstract: 实施方式涉及半导体装置及其控制方法。半导体装置具备第一导电型的第一半导体层、设置在第一半导体层上的第二导电型的第二半导体层、选择性地设置在第二半导体层上的第一导电型的第三半导体层、选择性地设置在第二半导体层上并与第三半导体层并排的第二导电型的第四半导体层及第二导电型的第五半导体层。第一半导体层位于第二半导体层与第五半导体层之间。第四半导体层在与第二半导体层的上表面平行的平面内，第四半导体层的面积具有比第三半导体层的面积大的面积。半导体装置还具备：控制电极，设置在从第三半导体层的上表面至第一半导体层中的深度的沟道的内部；第一电极，与第三半导体层电连接；及第二电极，与第四半导体层电连接。
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公开(公告)号：CN113497114A
公开(公告)日：2021-10-12
申请号：CN202010607336.X
申请日：2020-06-29
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/06 , H01L29/417 , H01L29/868
Abstract: 实施方式提供一种能够有效地降低恢复损耗的半导体装置，其具备半导体部、设于半导体部的背面上的第一电极、以及设于半导体部的表面上第二电极。半导体部包括第一导电型的第一半导体层、第二导电型的第二半导体层、以及第二导电型的第三半导体层。第一半导体层在第一电极与第二电极之间延伸，第二半导体层设于第一半导体层与第二电极之间。第三半导体层设于第二半导体层与第二电极之间，包含浓度比第二半导体层的第二导电型杂质的浓度高的第二导电型杂质。第二电极从半导体部的表面延伸到第二半导体层中，并包含与第二半导体层相接的埋入接触部、以及与第三半导体层相接的表面接触部。
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