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公开(公告)号：CN1163908C
公开(公告)日：2004-08-25
申请号：CN00126945.3
申请日：2000-09-08
Applicant: 株式会社东芝
Inventor： 中井弘人
CPC classification number: G11C29/12 , G11C16/08 , G11C29/006
Abstract: 不用冗余单元阵列也可以进行整体写入/擦除试验的非易失性半导体存储装置，具有存储单元阵列、行译码器和列译码器、读出放大器电路、驱动电压产生电路、和对驱动电压驱动的信号线的电位进行检测，检测含有不合格存储单元的块，并暂时进行存储的不合格块检测电路。不合格块检测电路在整体擦除或整体写入的测试控制顺序的初期被激活化，控制电路根据不合格块检测电路的检测输出，对供往不合格存储单元的驱动电压供给的停止进行控制。
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公开(公告)号：CN101673245B
公开(公告)日：2016-02-03
申请号：CN200910002294.0
申请日：2009-09-09
Applicant: 株式会社东芝
IPC: G06F12/1027
CPC classification number: G06F12/0804 , G06F12/0246 , G06F12/08 , G06F12/0888 , G06F2212/1036 , G06F2212/2022 , G06F2212/205 , G06F2212/7201
Abstract: 本发明涉及包括存储器管理装置的信息处理装置，其具备：从处理器接收写入目的地逻辑地址和写入对象数据的部分，该写入目的地逻辑地址指定对混合存储器的写入位置，该混合存储器包括第1存储器和非易失性的第2存储器；以使得对上述第2存储器的存取次数少于对上述第1存储器的存取次数的方式，确定与上述写入目的地逻辑地址对应的写入目的地物理地址的部分；把使得上述写入目的地逻辑地址与上述写入目的地物理地址相关的地址变换数据，存储到存储部的部分；以及，把上述写入对象数据写入到上述混合存储器中的、由上述写入目的地物理地址所表示的位置的部分。
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公开(公告)号：CN102667739B
公开(公告)日：2015-07-01
申请号：CN201080057433.0
申请日：2010-09-15
Applicant: 株式会社东芝
CPC classification number: G06F12/0638
Abstract: 根据一个实施例，存储装置管理装置连接到随机存取存储器，并且第一存储装置具有更低的重写计数上限。当随机存取存储器包括一个足够的空闲区域以存储写入数据时，所述写入数据存储到所述随机存取存储器上。以自从上次访问经过时间的降序的顺序选择的随机存取存储器上的数据顺序地复制到第一存储装置，并且在随机存取存储器中先前存储的该复制数据的区域被释放。当读取数据存储到随机存取存储器上时，读取数据从随机存取存储器中读取到处理器。当读取数据存储到第一存储装置时，读取数据复制到随机存取存储器上并从随机存取存储器读取到处理器。
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公开(公告)号：CN104427473A
公开(公告)日：2015-03-18
申请号：CN201410190676.1
申请日：2014-05-07
Applicant: 株式会社东芝
CPC classification number: H04L12/189 , H04L12/1868 , H04W4/14 , H04W28/06 , H04W36/14 , H04W40/14 , H04W74/04 , H04W76/14 , H04W84/12
Abstract: 根据实施例，通信设备在其中存储操作模式，指示通信设备是发布器还是订户，并包括消息处理单元，其生成传送消息并分析接收消息，还包括非易失性存储器。当通信设备是订户时，通信设备发送修复消息以请求重传没有被连续接收的数据块。当通信设备是发布器时，通信设备基于修复消息选择性地重传数据块。
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公开(公告)号：CN102693191A
公开(公告)日：2012-09-26
申请号：CN201210038076.4
申请日：2012-02-17
Applicant: 株式会社东芝
IPC: G06F12/14
CPC classification number: G06F9/524 , G06F9/544 , G06F12/0246
Abstract: 本发明涉及半导体器件和存储器保护方法。一般地，根据一个实施例，一种半导体器件包括：处理器；和存储器件。所述存储器件具有非易失性半导体存储器件并且被配置为作为处理器的主存储器。当处理器执行多个程序时，所述处理器作为用于各程序的工作集来管理执行所述程序所要求的信息片段，并且为各工作集创建表，所述表保持各工作集要求的信息片段和在所述存储器件中的所述信息片段的地址之间的关系。所述处理器参照用于所述各工作集的对应的表存取所述存储器件。
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Patent Agency Ranking
公开(公告)号：CN102473140A
公开(公告)日：2012-05-23
申请号：CN201080031863.5
申请日：2010-03-08
Applicant: 株式会社东芝
CPC classification number: G06F3/0604 , G06F3/061 , G06F3/0631 , G06F3/0638 , G06F3/0653 , G06F3/0679 , G06F12/0223 , G06F12/0246 , G06F12/06 , G06F2212/1016 , G06F2212/1036 , G06F2212/205 , G06F2212/7201 , G06F2212/7202 , G06F2212/7208
Abstract: 本发明的一个例子的存储器管理装置(1)根据来自处理器(6a)的写入请求及读出请求，控制对包含非易失性半导体存储器(9)和易失性半导体存储器(8)的主存储器(2)的写入及读出。存储器管理装置(1)具备：保持基于在非易失性半导体存储器(9)和易失性半导体存储器(8)的至少一方中写入的写入对象数据的数据特性而生成的着色信息(14)的着色信息保持部(17)，以及参照着色信息(14)从非易失性半导体存储器(9)和易失性半导体存储器(8)中决定写入写入对象数据的区域的写入管理部(15)。
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公开(公告)号：CN101755306A
公开(公告)日：2010-06-23
申请号：CN200880024973.1
申请日：2008-06-25
Applicant: 株式会社东芝
IPC: G11C13/00
CPC classification number: G11C11/5685 , G11C13/0007 , G11C13/0061 , G11C13/0064 , G11C13/0069 , G11C2013/009 , G11C2013/0092 , G11C2213/31 , G11C2213/32
Abstract: 对电阻改变存储器设备进行编程的方法，包括：向存储器基元施加编程电压脉冲，用来编程目标电阻数值；设定各自编程电压脉冲之间的热弛豫时间；并且根据由先前编程电压脉冲施加所决定的当前基元的电阻数值，控制每个编程电压脉冲的形状。
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公开(公告)号：CN101673245A
公开(公告)日：2010-03-17
申请号：CN200910002294.0
申请日：2009-09-09
Applicant: 株式会社东芝
IPC: G06F12/08
CPC classification number: G06F12/0804 , G06F12/0246 , G06F12/08 , G06F12/0888 , G06F2212/1036 , G06F2212/2022 , G06F2212/205 , G06F2212/7201
Abstract: 本发明涉及包括存储器管理装置的信息处理装置，其具备：从处理器接收写入目的地逻辑地址和写入对象数据的部分，该写入目的地逻辑地址指定对混合存储器的写入位置，该混合存储器包括第1存储器和非易失性的第2存储器；以使得对上述第2存储器的存取次数少于对上述第1存储器的存取次数的方式，确定与上述写入目的地逻辑地址对应的写入目的地物理地址的部分；把使得上述写入目的地逻辑地址与上述写入目的地物理地址相关的地址变换数据，存储到存储部的部分；以及，把上述写入对象数据写入到上述混合存储器中的、由上述写入目的地物理地址所表示的位置的部分。
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公开(公告)号：CN1591690A
公开(公告)日：2005-03-09
申请号：CN200410085507.8
申请日：2004-04-23
Applicant: 株式会社东芝
Inventor： 中井弘人
IPC: G11C16/06 , H01L27/115
CPC classification number: G11C7/106 , G11C7/1051 , G11C7/1069 , G11C7/18 , G11C16/0483 , G11C16/10 , G11C16/26 , G11C2207/002 , H01L27/115
Abstract: 本发明提供一种包含既可以抑制芯片面积增大又能使写入速度高速化的非易失性半导体存储装置的半导体集成电路装置和IC卡。该半导体集成电路装置包括：全局位线(GBL)、第1、第2区段位线(SBL[A]、SBL[B])、在SBL[A]处连接GBL的第1区段选择晶体管(SST[A])、在SBL[B]处连接GBL的第2区段选择晶体管(SST[B])、任意选择SST[A]和SST[B]的区段选择电路(111)、接受GBL电位的同时向GBL赋予电位的数据锁存电路(DL)。数据锁存电路(DL)包括将从SBL[A]和SBL[B]读出的数据进行放大的数据放大电路(SLC)、保存向SBL[A]写入的数据和读出的数据的第1数据存储电路(LC[A])、保存向SBL[B]写入的数据和读出的数据的第2数据存储电路(LC[B])。
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公开(公告)号：CN1287362A
公开(公告)日：2001-03-14
申请号：CN00126945.3
申请日：2000-09-08
Applicant: 株式会社东芝
Inventor： 中井弘人
CPC classification number: G11C29/12 , G11C16/08 , G11C29/006
Abstract: 不用冗余单元阵列也可以进行整体写入/擦除试验的非易失性半导体存储装置,具有存储单元阵列、行译码器和列译码器、读出放大器电路、驱动电压产生电路、和对驱动电压驱动的信号线的电位进行检测,检测含有不合格存储单元的块,并暂时进行存储的不合格块检测电路。不合格块检测电路在整体擦除或整体写入的测试控制顺序的初期被激活化,控制电路根据不合格块检测电路的检测输出,对供往不合格存储单元的驱动电压供给的停止进行控制。
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