公开(公告)号：CN100521204C

公开(公告)日：2009-07-29

申请号：CN200610100502.7

申请日：2006-06-30

Applicant: 松下电器产业株式会社

Inventor： 当房哲朗 ,  冈本奈奈 ,  矢野纯一

IPC: H01L27/02 ,  H01L21/82 ,  G06F17/50

CPC classification number: H01L27/11807 ,  G06F17/5072 ,  H01L27/0207

Abstract: 本发明提供一种能够抑制由光邻近效应引起的栅长离差的半导体集成电路，包括：可激活的第1晶体管，由沿第1方向延伸的第1栅极和第1扩散区域形成；第2晶体管，由沿上述第1方向延伸的第2栅极和第2扩散区域形成，在与上述第1方向正交的第2方向上与上述第1晶体管相邻；以及沿上述第1方向延伸的第3栅极，在与上述第2晶体管相反的一侧，在上述第2方向上与上述第1晶体管相邻。上述第1栅极和上述第2栅极之间的间隔，比上述第1栅极和上述第3栅极之间的间隔大。

公开(公告)号：CN101053076A

公开(公告)日：2007-10-10

申请号：CN200580037392.8

申请日：2005-10-28

Applicant: 松下电器产业株式会社

Inventor： 矢野纯一

IPC: H01L21/822 ,  H01L21/82 ,  H01L27/04

CPC classification number: H01L23/528 ,  G06F17/5077 ,  H01L27/0203 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 【问题】为了解决在使用倾斜布线的半导体集成电路中，由于模块布置被限制，因此不能有效地使用倾斜布线的问题。【解决手段】在至少包括第一模块、第二模块和第三模块的半导体集成电路中，第三模块B5被斜着布置在第一模块B1和第二模块B2之间，并且与这两个模块成接近45度的预定角，第一模块B1至少包括第一输出引脚P1，第二模块B2至少包括第一输入引脚P2，第三模块B5至少包括第二输入引脚Q1和第二输出引脚Q2，第一输出引脚P1和第二输入引脚Q1由第一布线L1所连接，第二输出引脚Q2和第一输入引脚P2由第二布线L2所连接。这样，可以提高集成度，并且可以有效地使用倾斜连线。

公开(公告)号：CN101393911B

公开(公告)日：2011-05-11

申请号：CN200810149908.3

申请日：2006-06-30

Applicant: 松下电器产业株式会社

Inventor： 当房哲朗 ,  冈本奈奈 ,  矢野纯一

IPC: H01L27/02 ,  H01L21/82 ,  G06F17/50

CPC classification number: H01L27/11807 ,  G06F17/5072 ,  H01L27/0207

Abstract: 本发明提供一种能够抑制由光邻近效应引起的栅长离差的半导体集成电路，包括：可激活的第一晶体管，由沿第一方向延伸的第一栅极和第一扩散区域形成；第二晶体管，由沿第一方向延伸的第二栅极和第二扩散区域形成，在与第一方向正交的第二方向上与第一晶体管邻近；以及沿第一方向延伸的第三栅极，在与第二晶体管相反的一侧，在第二方向上与第一晶体管相邻，第一栅极和第二栅极之间的间隔，比第一栅极和第三栅极之间的间隔大，在第一晶体管与第二晶体管之间具有非激活的第四晶体管，该第四晶体管具有沿上述第一方向延伸的第四栅极。

公开(公告)号：CN100339992C

公开(公告)日：2007-09-26

申请号：CN200410101941.0

申请日：2004-12-08

Applicant: 松下电器产业株式会社

Inventor： 堤正范 ,  矢野纯一

IPC: H01L27/04 ,  H01L27/088 ,  H01L21/822 ,  H01L21/765 ,  H01L21/8234

CPC classification number: H01L27/0811 ,  H01L27/0629

Abstract: 构成去耦电容的MOS晶体管的栅极部(304)上被供给VSS(302)，源极部(305)、漏极部(306)上被供给VDD(301)，衬底部(307)上被供给与源极部(305)、漏极部(306)不同的电位NWVDD(303)。将NWVDD(303)设定为高于VDD(301)时，耗尽层(309)扩大，能够以减小去耦电容的电容量而达到减小漏电流的效果。另外，将NWVDD(303)在不引起闩锁的程度内设定于VDD(301)以下时，耗尽层(309)缩小，能够增加去耦电容的电容量。通过改变供给衬底部(307)的电位NWVDD(303)，能够控制去耦电容的电容值和漏电流值。实现可控制电容值和漏电流值的且响应性良好的去耦电容。

公开(公告)号：CN1801490A

公开(公告)日：2006-07-12

申请号：CN200510127426.4

申请日：2005-12-02

Applicant: 松下电器产业株式会社

Inventor： 农添三资 ,  矢野纯一

IPC: H01L27/04 ,  H01L21/82 ,  G06F17/50

CPC classification number: H03K19/0016 ,  H01L27/11807

Abstract: 本发明提供一种采用了标准单元的半导体集成电路，使电路面积减少。作为半导体集成电路，包括第1标准单元，具有第1逻辑电路和控制对上述第1逻辑电路的电流供给的第1开关；和第2标准单元，具有第2逻辑电路和控制对上述第2逻辑电路的电流供给的第2开关，其中，上述第1开关，作为上述第2开关被上述第2标准单元所共用。

公开(公告)号：CN1236580C

公开(公告)日：2006-01-11

申请号：CN03103519.1

申请日：2003-01-28

Applicant: 松下电器产业株式会社

Inventor： 堤正范 ,  矢野纯一

IPC: H04L7/00

CPC classification number: H03K5/135 ,  H03K5/13 ,  H03K5/14

Abstract: 本发明公开了一种用于半导体器件的延迟控制电路器件，该延迟控制电路器件包括：信号引线；毗邻引线，紧邻所述信号引线形成；以及，一控制电路，用于控制所述毗邻引线中的信号以输出一与所述信号引线中的信号相当的信号。本发明还公开了一种利用所述延迟控制电路器件的延迟控制方法和一种半导体集成电路器件。本发明提供的延迟控制电路器件和于半导体集成电路的延迟控制方法，可以在不增加电路尺寸的条件下控制信号延迟在几皮秒的范围内。

公开(公告)号：CN1428935A

公开(公告)日：2003-07-09

申请号：CN02160456.8

申请日：2002-12-30

Applicant: 松下电器产业株式会社

Inventor： 井上源一郎 ,  矢野纯一

IPC: H03K19/00 ,  H03K19/02 ,  H01L27/00 ,  G06F15/00

CPC classification number: H03K19/0963

Abstract: 本发明提供一种半导体集成电路。该半导体集成电路具备：根据时钟信号使第1节点成为第1逻辑电平的第1晶体管；根据输入信号使所述第1节点成为与第1逻辑电平不同的第2逻辑电平的输入电路；当所述第1节点为第1逻辑电平时使所述第2节点为第1逻辑电平的第2晶体管；连接在所述第1节点和所述第2节点之间，当所述第1节点是第1逻辑电平时电阻值变大、是第2逻辑电平时电阻值变小的电阻元件；以所述第2节点作为输入，控制是否使输出节点成为第1逻辑电平的第1驱动晶体管；以与所述第1节点同一逻辑电平的信号作为输入，控制是否使所述输出节点成为第2逻辑电平的第2驱动晶体管。该半导体集成电路可输出DC噪音少的信号。