公开(公告)号：CN115268837A

公开(公告)日：2022-11-01

申请号：CN202210966710.4

申请日：2022-08-12

Applicant: 无锡江南计算技术研究所

Inventor： 吴铁彬 ,  唐勇 ,  周玉瀚 ,  谭弘兵 ,  陈正博 ,  郝子宇

IPC: G06F7/53 ,  G06F7/509 ,  G06F3/06 ,  G06F9/445 ,  G06F12/0877

Abstract: 本发明涉及累加器缓冲技术领域，具体为一种累加器缓冲的数据累加卸载系统及方法。一种累加器缓冲的数据累加卸载系统，包括一累加器缓冲控制逻辑和多个累加器缓冲模块；每一所述累加器缓冲模块均包括一控制寄存器，与所述累加器缓冲控制逻辑电性连接，用于接收并暂存所述累加器缓冲控制逻辑发出的控制信号；一数据累加卸载子模块，与所述控制寄存器电性连接，包括缓冲本体，用于按缓冲条目先后顺序缓存累加结果；结果处理单元，与所述缓冲本体电性连接。本发明的实施例中，累加器缓冲模块能够一边通过缓冲本体对累加结果进行缓存，一边通过结果处理单元对缓冲本体中已缓存的累加结果进行卸载，有效提高了累加器缓冲的工作效率。

公开(公告)号：CN110718263A

公开(公告)日：2020-01-21

申请号：CN201910846816.9

申请日：2019-09-09

Applicant: 无锡江南计算技术研究所

Inventor： 石嵩 ,  许勇 ,  刘骁 ,  周玉瀚 ,  吕晖 ,  谭弘兵 ,  张昆 ,  孙红辉

IPC: G11C29/56 ,  G11C29/44 ,  G06F11/263

Abstract: 芯片访存通路的高效分段测试系统、方法，计算机体系结构与处理器微结构设计技术领域。系统包括存储控制器和存储器；存储控制器在其内部设有测试存储器、微操作控制器、IO寄存器，测试存储器用于模拟存储器的读、写延迟行为。方法包括步骤S01,存储控制器发送维护访问请求或CPU访问请求给存储器，检测存储器的访存通路能正常访问，执行步骤S02,不能正常访问，执行步骤S03；步骤S02,存储控制器在测试模式下与测试存储器进行读写数据模式测试；步骤S03，IO寄存器触发微操作控制器工作，微操作控制器发送命令给存储器，用于测试并定位访存通路存在的问题。本发明便于定位芯片访存通路问题，加速芯片的访存通路调试过程，还可实现多种DDR4流程的调试工作。

公开(公告)号：CN110688209A

公开(公告)日：2020-01-14

申请号：CN201910852487.9

申请日：2019-09-10

Applicant: 无锡江南计算技术研究所

Inventor： 郑方 ,  吕晖 ,  刘骁 ,  石嵩 ,  谭弘兵 ,  周玉瀚 ,  张昆

IPC: G06F9/48 ,  G06F9/54

Abstract: 本发明涉及计算机体系结构与处理器微结构技术领域，具体为一种基于二叉树的大窗口访存流量调度缓冲结构及方法。一种基于二叉树的大窗口访存流量调度缓冲结构，包括存储条目，用于记录访存请求的信息；空条目队列，用于以队列的形式挂载存储条目；调度二叉树，用于以二叉树的形式组织存储条目。访存请求的信息包括访存请求信息、条目的左子指针、条目的右子指针。本申请在访存请求到达缓冲时，即将其组织成二叉树结构，在发射时只需要选择二叉树的根节点即可，能够在面对大量访存请求时，实现大规模的访存请求调度，挖掘访存序列的局部性，提高访存带宽，缓解访存墙问题。