公开(公告)号：CN1512559A

公开(公告)日：2004-07-14

申请号：CN200310121509.3

申请日：2003-12-16

Applicant: 富士通株式会社

Inventor： 大田裕之

IPC: H01L21/76 ,  H01L21/31

CPC classification number: H01L21/76232 ,  H01L21/76224 ,  H01L21/823481 ,  H01L21/823807 ,  H01L21/823878 ,  H01L29/7846

Abstract: 本发明所公开的制造半导体器件的方法具有如下步骤：使用包括第一氮化硅膜并具有窗口的图案作为掩模来蚀刻半导体衬底，以形成隔离沟槽；沉积第二氮化硅膜，使其覆盖隔离沟槽的内表面；形成第一氧化硅膜，使其掩埋隔离沟槽；蚀刻并去除隔离沟槽上部区域中的第一氧化硅膜；蚀刻并去除暴露出的第二氮化硅膜；对第二氧化硅膜进行化学机械抛光；以及蚀刻并去除暴露出的第一氮化硅膜。

公开(公告)号：CN100440536C

公开(公告)日：2008-12-03

申请号：CN200510108860.8

申请日：2005-10-09

Applicant: 富士通株式会社

Inventor： 岛宗洋介 ,  大田裕之 ,  畑田明良 ,  片上朗 ,  田村直义

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发是公开一种半导体器件及其制造方法，其能够抑制短沟道效应，并且提高载流子迁移率。在该方法中，对应于源极区和漏极区在硅衬底中形成沟槽。当外延生长p型半导体混合晶体层以填充沟槽时，沟槽的表面被小平面划界，并且在第二侧壁绝缘膜的底面与硅衬底的表面之间形成半导体混合晶体层的延伸部，并且所述延伸部与源极延伸区和漏极延伸区接触。

公开(公告)号：CN101170112A

公开(公告)日：2008-04-30

申请号：CN200710104207.3

申请日：2007-05-23

Applicant: 富士通株式会社

Inventor： 大田裕之

IPC: H01L27/092 ,  H01L29/78 ,  H01L21/8238 ,  H01L21/336

CPC classification number: H01L21/823814 ,  H01L21/823418 ,  H01L21/823807 ,  H01L27/092 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848

Abstract: 一种半导体器件及其制造方法，该半导体器件具有形成于第一导电类型的第一有源区上的第一MOS晶体管和形成于第二导电类型的第二有源区上的第二MOS晶体管，该第一MOS晶体管具有第一栅电极结构、第一源/漏区、形成于第一源/漏区中的凹部以及掩埋凹部并生长在凹部上的半导体掩埋区，用以将应力施加到第一栅电极结构之下的沟道；该第二MOS晶体管具有第二栅电极结构、第二源/漏区以及形成于未形成凹部的第二源/漏区上的半导体外延层，优选将应力施加到第二栅电极结构之下的沟道。在CMOS器件中，利用应力能够提高性能并能够简化制造工艺。

公开(公告)号：CN101114673A

公开(公告)日：2008-01-30

申请号：CN200610164669.X

申请日：2006-12-15

Applicant: 富士通株式会社

Inventor： 岛宗洋介 ,  福田真大 ,  金永锡 ,  片上朗 ,  畑田明良 ,  田村直义 ,  大田裕之

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7848 ,  H01L29/165 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7833

Abstract: 本发明公开一种半导体器件及其制造方法。其中，通过外延生长方法在沟槽中形成P型第一SiGe混晶层以及形成P型第二SiGe混晶层。在所述第二SiGe混晶层上，形成P型第三SiGe混晶层。从该沟槽的底部至所述第一SiGe混晶层的最上表面的高度小于以硅衬底表面为基准的情况下的沟槽的深度。从该沟槽的底部至所述第二SiGe混晶层的最上表面的高度大于以硅衬底表面为基准的情况下的沟槽的深度。所述第一和第三SiGe混晶层中的Ge浓度低于所述第二SiGe混晶层中的Ge浓度。

公开(公告)号：CN1298042C

公开(公告)日：2007-01-31

申请号：CN200310121509.3

申请日：2003-12-16

Applicant: 富士通株式会社

Inventor： 大田裕之

IPC: H01L21/76 ,  H01L21/31

CPC classification number: H01L21/76232 ,  H01L21/76224 ,  H01L21/823481 ,  H01L21/823807 ,  H01L21/823878 ,  H01L29/7846

Abstract: 本发明所公开的制造半导体器件的方法具有如下步骤：使用包括第一氮化硅膜并具有窗口的图案作为掩模来蚀刻半导体衬底，以形成隔离沟槽；沉积第二氮化硅膜，使其覆盖隔离沟槽的内表面；形成第一氧化硅膜，使其掩埋隔离沟槽；蚀刻并去除隔离沟槽上部区域中的第一氧化硅膜；蚀刻并去除暴露出的第二氮化硅膜；对第二氧化硅膜进行化学机械抛光；以及蚀刻并去除暴露出的第一氮化硅膜。

公开(公告)号：CN1665016A

公开(公告)日：2005-09-07

申请号：CN200410058732.2

申请日：2004-07-28

Applicant: 富士通株式会社

Inventor： 井上健刚 ,  大田裕之

IPC: H01L21/76 ,  H01L21/762 ,  H01L21/31

CPC classification number: H01L21/76232 ,  H01L21/31053 ,  H01L21/31111 ,  H01L21/823878 ,  H01L29/7833

Abstract: 一种半导体器件的制造方法，包括步骤：(a)在半导体衬底的表面上形成用于化学机械抛光的停止层；(b)在停止层和半导体衬底中形成元件隔离沟槽；(c)淀积氮化物膜，覆盖沟槽的内表面；(d)通过高密度等离子体CVD淀积第一氧化物膜，该第一氧化物膜至少埋置淀积有氮化物膜的沟槽下部；(e)用稀释的氢氟酸清洗在沟槽侧壁上的第一氧化物膜；(f)清洗之后通过高密度等离子体CVD淀积第二氧化物膜，该第二氧化物膜埋置沟槽；和(g)通过化学机械抛光去除在停止层上的氧化物膜。

公开(公告)号：CN1445835A

公开(公告)日：2003-10-01

申请号：CN02152500.5

申请日：2002-12-05

Applicant: 富士通株式会社

Inventor： 大田裕之 ,  入山靖德

IPC: H01L21/76 ,  H01L21/314

CPC classification number: H01L21/823481 ,  H01L21/76224

Abstract: 一种半导体器件包括：一块带有半导体元件的硅基片；一个形成于硅基片中的隔离沟，用于将硅基片中有效区域进行隔离，隔离沟具有一个梯形截面形状，具有随着离硅基片表面的深度加深而逐渐变窄的宽度；一层形成于沟表面上、由厚度为1至5nm的氧化硅薄膜或氮氧化硅薄膜组成的第一衬垫绝缘薄膜；一层形成于第一衬垫绝缘薄膜上、由厚度为2至8nm的氮化硅薄膜组成的第二衬垫绝缘薄膜；及一个用于把由第二衬垫绝缘薄膜所形成的沟进行填充的隔离区域。