-
-
公开(公告)号：CN102592659B
公开(公告)日：2014-08-27
申请号：CN201210035887.9
申请日：2012-02-17
Applicant: 安徽大学
IPC: G11C11/40
Abstract: 一种高密度、高鲁棒性的亚阈值存储电路，包括四个PMOS管P0～P3，六个NMOS管N0～N5，其中PMOS管P0与NMOS管N0，PMOS管P1与NMOS管N1以及PMOS管P2与NMOS管N2分别组成第一、二、三共三个反相器，第一、二反相器与NMOS管N4管组成交叉耦合的反相器链，第一反相器的输入连接第二反相器的输出，第二反相器的输入连接NMOS管N4的漏端，N4的源端连接第一反相器的输出，第一反相器的输出连接第三反相器的输入，第三个反相器的输出连接NMOS管N5的源端，N5的漏端连接读位线RBL，第二个反相器的输入连接到PMOS管P3、NMOS管N3组成的传输门的输出端，而传输门的输入端接写位线WBL，PMOS管P0～P3、NMOS管N3～N5管衬底与栅连接。
-
-
公开(公告)号：CN103338490A
公开(公告)日：2013-10-02
申请号：CN201310211616.9
申请日：2013-05-30
Applicant: 安徽大学
IPC: H04W40/02
CPC classification number: Y02D70/30
Abstract: 本发明公开了一种网络数据路由的方法，其中，该方法包括：节点A比较发送当前消息至目的节点E的最高效用值maximum_utility_value，与潜在中转节点B发送当前消息至目的节点E的效用值PB,E之间的大小；若maximum_utility_value＜PB,E，则所述节点A将该消息发送至节点B，并更新最高效用值：maximum_utility_value'＝PB,E×K，K＞1；其中，K为递增系数；所述节点B接收到该消息后利用所述PB,E进行该消息的转发判断，且所述节点A利用更新后的最高效用值进行该消息的转发判断。通过采用本发明公开的方法，自适应的提高转发的门槛，减少数据中转次数，降低节点能耗。
-
公开(公告)号：CN102760487A
公开(公告)日：2012-10-31
申请号：CN201210280535.X
申请日：2012-08-09
Applicant: 安徽大学
IPC: G11C11/413 , G11C5/06
Abstract: 本发明涉及高性能静态随机存储器内部最优分级的方法，该方法包括：在全局字线GWLL和局部字线LocalWLL之间插入触发器，将存储阵列的每一行分成存储单元Bitcell数目相等的N个存储模块。本发明还公开了一种高性能静态随机存储器内部最优分级的架构。本发明通过Bitline放电延迟合理选择N的数目，可以实现第一级和第二级的总延迟近似相等，从而实现性能最优。假设字线分级后每行的存储模块个数为N，一行存储单元Bitcell总个数为T，若T=128，字线分组数N大于1，根据延迟分析模型可以得出分级数目越多，全局字线GWLL上延迟变化很小，而局部字线LocalWLL的延迟会大大降低。采用内部字线分级架构，相比于传统的架构，对于触发器的驱动能力要求大大降低，同样可以有效降低延迟。
-
Patent Agency Ranking
公开(公告)号：CN1212587C
公开(公告)日：2005-07-27
申请号：CN02138255.7
申请日：2002-09-08
Applicant: 安徽大学
Abstract: 基于DSP的高速便携式扫描仪，由扫描头和控制电路构成，其特征是采用DSP数字信号处理器；存储单元由DSP提供的18根地址线和16根数据线，分别接至闪存器Am29F400B的18根地址线和16根数据线管脚上；扫描头信号单元，由缓冲器74HC244为扫描信号电平整形，整形输出的串行CCD图像信号送至DSP的多通道缓冲串口接收管脚BDR0，并由DSP将该串行信号转换成16位并行信号，经DMA接收，暂存片内RAM中，然后送至数据总线D0-D15上。本发明可脱离计算机独立快速完成扫描工作，其适应性强、成本低、质量高。
-
公开(公告)号：CN103400597B
公开(公告)日：2016-04-20
申请号：CN201310316948.3
申请日：2013-07-25
Applicant: 安徽大学
IPC: G11C15/00
Abstract: 本发明公开了一种超低功耗混合型内容可寻址存储器，其字结构控制电路（102′）的电路结构包括：第四PMOS晶体管（P4）、第四NMOS晶体管（N4）和第二NMOS晶体管（N2）依次串联于正电压输入端和负电压输入端之间；与非型块（101）中的第一匹配线（ML1）通过反相器（F）与第二NMOS晶体管（N2）电连接；或非型块（103）中的第二匹配线（ML2）分别与第四PMOS晶体管（P4）、第四NMOS晶体管（N4）和第三NMOS晶体管（N3）电连接；字结构匹配线（ML）由第四PMOS晶体管（P4）和第四NMOS晶体管（N4）之间引出。本发明不仅能够避免在预充阶段产生直流功耗、改善预充能力，而且能够大幅削减甚至消除字结构匹配线ML上的电平抖动，从而保证了字结构匹配线ML上输出结果的准确性。
-
公开(公告)号：CN102638247B
公开(公告)日：2014-11-26
申请号：CN201210069285.5
申请日：2012-03-16
Applicant: 安徽大学
Abstract: 本发明是有关于无晶振CMOS时钟产生方法及时钟产生电路，其中的方法包括：利用数控振荡器产生高频正弦振荡信号；将高频正弦振荡信号转换为单端模式输出的方波信号；根据预定分频比对所述方波信号进行降频处理，得到预定频率的时钟信号；调整时钟信号的占空比，使时钟信号的占空比满足预定时钟占空比要求并输出；其中数控振荡器中的可变电容阵列受控于频率锁定控制信息，频率锁定控制信息的设置方式包括：根据外部晶振的输出信号和降频处理后的时钟信号的频率差产生频率锁定控制信息。本发明能够使时钟产生电路的体积更小功耗更低，且可以利用低成本的CMOS技术在芯片内实现，从而提高了系统的集成度以及稳定性，降低了系统实现成本和功耗。
-
公开(公告)号：CN102592661B
公开(公告)日：2014-08-27
申请号：CN201210052508.7
申请日：2012-03-02
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 一种SRAM位线漏电流补偿电路，作为SRAM电路的辅助电路，包括两个完全相同的补偿电路共同实现对SRAM主电路的辅助补偿。每个补偿电路设有两个输入∕输出端，一个控制信号CON，用于控制位线漏电流补偿电路的工作模式，每个电流补偿电路包括5个PMOS管和6个NMOS管，补偿电路在正常工作状态下通过检测主电路中两根位线上的电位变化率的变化情况，自动让主电路中放电较慢的一端位线信号放电更慢，让主电路中放电较快的一端位线信号放电更快，从而消除SRAM位线上较大漏电流对主电路的影响，为后续电路信号的正确识别提供帮助。
-
公开(公告)号：CN102592650B
公开(公告)日：2014-03-19
申请号：CN201210035924.6
申请日：2012-02-17
Applicant: 安徽大学
Abstract: 一种高速低功耗自关断位线灵敏放大器，包括预充电模块、平衡电路模块、使能电路模块、交叉耦合反相器模块、输入电路模块、自关断位线模块,本发明采用输入输出分离结构，与传统的共用输入输出结构灵敏放大器相比，避免了在检测信号期间，输出端电容对位线进行放电，大大降低了位线间形成额定电压差的时间，减小了灵敏放大器的延时，提高了灵敏放大器的反应速度；另外，预充电操作采用将灵敏放大器的两输出端通过预充管放电到“0”，与传统灵敏放大器预充电操作是将输出端预充到VDD相比，节约了预充电功耗，从而降低了灵敏放大器的总功耗。
-
-
-
-
-
-
-
-
-
Search Results
36
records
(took 0.018 seconds)
