-
公开(公告)号：CN104205104A
公开(公告)日：2014-12-10
申请号：CN201380018430.X
申请日：2013-02-14
Applicant: 太阳诱电株式会社
Inventor： 佐藤正幸
CPC classification number: G06F17/5054 , G06F17/5077
Abstract: 本发明的课题在于提高可再构成的半导体装置的配置配线效率。为了对半导体装置进行配置配线，而基于电路构成的电路描述生成接线对照表，从接线对照表提取应扫描化的顺序电路集合，从应扫描化的顺序电路集合生成写入至存储胞单元的第一集合的第一真值表集合，并从接线对照表的组合逻辑电路集合生成写入至存储胞单元的第二集合的第二真值表集合；所述半导体装置包含构成阵列且相互连接的多个存储胞单元，存储胞单元如果要写入以将由多个地址所特定的输入值的逻辑运算输出至数据线的方式构成的真值表数据，那么作为逻辑要素而动作，或者，如果要写入以将由某地址所特定的输入值输出至连接于其他存储胞单元的地址的数据线的方式构成的真值表数据，那么作为连接要素而动作。
-
公开(公告)号：CN102369668B
公开(公告)日：2014-09-17
申请号：CN201080013413.3
申请日：2010-03-24
Applicant: 太阳诱电株式会社
IPC: H03K19/177 , H01L21/82 , H03K19/00
CPC classification number: H03K19/17736 , H03K19/17728 , H03K19/17792
Abstract: 作为以往的可编程的半导体装置的FPGA或MPLD的性价比恶化，并且对较长信号线的考虑不充分。在由具有存储器和地址-数据对的多个MLUT构成的MLUT块中内置了触发器。并且，在相邻的MLUT之间的近距离布线中导入交替配置布线，在不相邻的MLUT之间的布线中设置了专用的间隔布线、进一步设置了环形布线网。
-
公开(公告)号：CN101310443B
公开(公告)日：2012-04-18
申请号：CN200680043099.7
申请日：2006-07-06
Applicant: 太阳诱电株式会社
Inventor： 佐藤正幸
IPC: H03K19/173 , H01L21/82 , G11C29/00
CPC classification number: H03K19/1776 , H03K19/17728
Abstract: 本发明提供一种半导体器件。本发明的半导体器件(110)包括多个存储单元块，该存储单元块包括多个存储预定量数据的存储单元。每个存储单元块输入数和输出数为3个以上，且内部具有针对上述存储单元的2个读出地址译码器，将用于向预定的输入地址输出所希望的逻辑值的真值表数据存储于存储单元，作为逻辑电路工作。存储单元与2个读出地址译码器对应地具有2条读出字线，当该2条读出字线双方被施加了电压时，从读出数据线读出此时保存的数据。存储单元块彼此之间连接为来自1个存储单元块的3个以上的输出被输入到3个以上的其他存储单元块。
-
公开(公告)号：CN101689858A
公开(公告)日：2010-03-31
申请号：CN200780053517.5
申请日：2007-06-25
Applicant: 太阳诱电株式会社
Inventor： 佐藤正幸
IPC: H03K19/173 , G11C11/41 , G11C29/02
CPC classification number: H03K19/1776 , G01R31/318511 , G01R31/318516 , G11C29/56 , H03K19/17728 , H03K19/17736
Abstract: 本发明提供一种半导体器件(110)，其具有多个存储单元块，该存储单元块包括多个存储规定量的数据的存储单元。各个存储单元块被构成为，输入数及输出数为4以上，内部包括对于存储单元的读出地址译码器、及向外部输出时对电压进行放大的读出放大器，将用于对规定的地址输入输出所期望的逻辑值的真值表数据存储在存储单元，使得作为逻辑电路动作。存储单元与读出地址译码器对应地具有读出字线，在对该读出字线施加电压的情况下，从读出数据线读出此时所保持的数据。存储单元块彼此连接成，将来自一个存储单元块的4个以上的输出经由读出放大器输入到其它的4个以上的存储单元块。
-
公开(公告)号：CN101310442A
公开(公告)日：2008-11-19
申请号：CN200580052066.4
申请日：2005-11-28
Applicant: 太阳诱电株式会社
Inventor： 佐藤正幸
IPC: H03K19/173 , G11C29/00 , H01L21/82
CPC classification number: H03K19/1776 , H03K19/17728
Abstract: 本发明的半导体器件(110)具有多个存储单元块，该存储单元块具有多个存储预定量的数据的存储单元。并且，各上述存储单元块在其存储单元中存储用于将所期望的逻辑值输出给预定的地址输入的真值表数据，作为逻辑电路进行工作。另外，上述存储单元块的输入数量和输出数量在3个以上，上述存储单元块彼此连接为来自1个存储单元块的3个以上的输出被输入至3个以上的其他存储单元块。
-
Patent Agency Ranking
公开(公告)号：CN105453436B
公开(公告)日：2019-01-01
申请号：CN201480044015.6
申请日：2014-08-22
Applicant: 太阳诱电株式会社
IPC: H03K19/177
Abstract: 本发明能够提供一种面积小的可重构逻辑器件。本发明所提供的逻辑器件具备多个存储元单元，所述多个存储元单元各自存储构成信息而构成为逻辑要素及/或连接要素；且多个存储元单元分别具有：一对逻辑用位线，对应于存储元列而配置；逻辑用字线；以及反相器部，与一对逻辑用位线连接；反相器部具有：第1CMOS，从一对逻辑用位线中的一个接收输入信号，并且具有第1MOS与第2MOS；以及第2CMOS，从一对逻辑用位线中的另一个接收输入信号，并且具有第3MOS及第4MOS；并且，反相器部将第1MOS与第3MOS的输出信号组即第1差动信号及第2MOS与第4MOS的输出信号组即第2差动信号作为逻辑用数据信号输出。
-
公开(公告)号：CN104617944B
公开(公告)日：2018-03-16
申请号：CN201510074053.2
申请日：2011-06-13
Applicant: 太阳诱电株式会社
IPC: H03K19/177
CPC classification number: G11C8/10 , G11C7/00 , H03K19/1776 , H03K19/17796
Abstract: 本发明的课题是试图减少构成所希望的逻辑电路的存储元件块的总量。本发明的半导体装置具有：多个可编程逻辑部，该多个可编程逻辑部分别具有多个存储单元装置，且当向存储单元装置写入真值表数据时，该多个可编程逻辑部作为逻辑部件或连接部件工作；高速缓存部，该高速缓存部分别保持作为多个真值表数据的多个构成信息；构成控制部，在多个可编程逻辑部中的第一可编程逻辑部通过构成分支逻辑的第一构成信息而被重构的情况下，该构成控制部通过构成分支逻辑的分支目的地电路的第二构成信息对多个可编程逻辑部中的第二可编程逻辑部进行重构，构成控制部读出来自高速缓存部的多个构成信息，并将其写入到多个可编程逻辑部。
-
公开(公告)号：CN104737450B
公开(公告)日：2018-01-19
申请号：CN201380053754.7
申请日：2013-10-27
Applicant: 太阳诱电株式会社
IPC: H03K19/177
CPC classification number: H03K19/1776 , G11C8/10 , H03K19/17728
Abstract: 本发明提供一种可再构成的半导体装置，该可再构成的半导体装置包括相互以地址线或数据线连接的多个逻辑部，所述各逻辑部包括：多条地址线；多条数据线；第一地址解码器，对从所述多条地址线的一部分输入的地址进行解码；第二地址解码器，对从所述多条地址线的另一部分输入的地址进行解码；第一存储元单元，具有由所述第一地址解码器的解码线指定的多个存储元；及第二存储元单元，具有由所述第二地址解码器的解码线指定的多个存储元。
-
公开(公告)号：CN105051823A
公开(公告)日：2015-11-11
申请号：CN201480017645.4
申请日：2014-04-02
Applicant: 太阳诱电株式会社
IPC: G11C11/413 , H03K19/177
CPC classification number: G11C11/418 , G11C8/18 , G11C11/419 , H03K19/177
Abstract: 本发明抑制系统单芯片器件中的存储器存取的耗电。本发明是一种系统单芯片器件，其特征在于具备：处理器，与时钟同步地执行运算处理；存储部，与所述时钟非同步地动作；以及地址转换检测部，对从所述处理器输出到所述存储部的地址的转换进行检测；且所述地址转换检测部当检测出所述地址的转换时，使所述存储部的字线有效。
-
公开(公告)号：CN104617944A
公开(公告)日：2015-05-13
申请号：CN201510074053.2
申请日：2011-06-13
Applicant: 太阳诱电株式会社
IPC: H03K19/177
CPC classification number: G11C8/10 , G11C7/00 , H03K19/1776 , H03K19/17796
Abstract: 本发明的课题是试图减少构成所希望的逻辑电路的存储元件块的总量。本发明的半导体装置具有：多个可编程逻辑部，该多个可编程逻辑部分别具有多个存储单元装置，且当向存储单元装置写入真值表数据时，该多个可编程逻辑部作为逻辑部件或连接部件工作；高速缓存部，该高速缓存部分别保持作为多个真值表数据的多个构成信息；构成控制部，在多个可编程逻辑部中的第一可编程逻辑部通过构成分支逻辑的第一构成信息而被重构的情况下，该构成控制部通过构成分支逻辑的分支目的地电路的第二构成信息对多个可编程逻辑部中的第二可编程逻辑部进行重构，构成控制部读出来自高速缓存部的多个构成信息，并将其写入到多个可编程逻辑部。
-
-
-
-
-
-
-
-
-
Search Results
28
records
(took 0.032 seconds)
