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公开(公告)号：CN103067021A
公开(公告)日：2013-04-24
申请号：CN201210518885.5
申请日：2012-12-06
Applicant: 复旦大学
IPC: H03M3/02
Abstract: 本发明属于集成电路技术领域，具体为一种流水线型量化的长环路延时连续时间三角积分调制器。其结构包括：由运算放大器构成的环路传递滤波器、具有一定环路延时的流水线型量化器和高线性度的高速数模转换；输入信号和高速数模转换器输出的反馈信号经过环路传递滤波器，运算和积分后输出到流水线型量化器的输入端；流水线型量化器产生的数字输出结果传递给高速数模转换器，用于重建原信号。本发明突破了传统连续时间三角积分调制器的最大环路延时限制，使得最大环路延时可以达到1.8个采样周期，基于这一优势，本发明提高了连续时间三角积分调制器的能效。
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公开(公告)号：CN102006073B
公开(公告)日：2012-08-01
申请号：CN201010605325.4
申请日：2010-12-24
Applicant: 复旦大学
Abstract: 本发明属于模数转换器技术领域，具体涉及一种多通道模数转换器及模数转换器的校准系统。该多通道模数转换器至少包含第一通道子模数转换器及第二通道子模数转换器，数字后台校准电路具有低通滤波器、乘法器、减法器、累加器、自适应延时步长计算器和可编程延时控制单元。且自适应延时步长计算器通过累加器与可编程延时控制单元相连，通过可编程延时单元完成对子通道模数转换器的采样时间误差的补偿。本发明通过数字后台校准电路内的自适应延时步长计算器、累加器和可编程延时控制单元对其它通道子模数转换器输出的模数转换结果进行校准，从而达到消除采样时间误差的效果，提高多通道模数转换器的分辨率。
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公开(公告)号：CN102006071B
公开(公告)日：2012-08-01
申请号：CN201010603977.4
申请日：2010-12-24
Applicant: 复旦大学
IPC: H03M1/10
Abstract: 本发明属于集成电路技术领域，具体为一种用于流水线结构模数转换器的余量增益电路。该余量增益电路至少包含一个运算放大器，四个比较器，三个采样电容，一个反馈电容，六个开关，一个加法器和一个编码电路。其中比较器的结果通过加法器相加后经过编码电路控制开关。本发明通过增加部分比较器的数目以及重新安排比较器的位置，提高比较器失调电压的校准范围。在每级多比特结构的余量增益电路中作用尤其明显。
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公开(公告)号：CN101980446B
公开(公告)日：2012-05-30
申请号：CN201010558671.1
申请日：2010-11-25
Applicant: 复旦大学
IPC: H03M1/12
Abstract: 本发明属于集成电路技术领域，具体为一种高性能低功耗流水线模数转换器。该模数转换器由整合型前端，第二级、第三级、第四级、第五级流水线，一级并行子模数转换器，以及时钟对齐和数字校正电路构成。整合型前端与第二级、第三级、第四级、第五级流水线及并行子模数转换器依次相连，每一级得到的数字输出经过时钟对齐以及数字校正电路，共产生12位量化输出。本发明能够在保证模数转换器高性能的同时，大幅降低现有高速、高分辨率模数转换器的功耗。
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公开(公告)号：CN101980447A
公开(公告)日：2011-02-23
申请号：CN201010562719.6
申请日：2010-11-29
Applicant: 复旦大学
IPC: H03M1/12
Abstract: 本发明提供一种采用级联折叠内插器级间开关“伪随机乱序”的高SFDR的折叠内插模数转换器结构。该折叠内插模数转换器包含具有折叠单元模拟预处理模块或者内插模拟预处理模块；级联折叠内插器级间开关“伪随机乱序”是用于模拟信号在预处理过程中伪随机选择折叠内插信号路径的一种逻辑序列，每级折叠内插电路中包括两组开关逻辑分别是正向乱序开关逻辑和对应的反向解乱序开关逻辑。此外，开关乱序逻辑分级内乱序逻辑和级间乱序组合逻辑。本发明提出的级联折叠内插电路级内及级间开关乱序逻辑，将处理相邻量化范围的折叠器和内插器间的输入等效失调平均化，将失配引入的谐波分量平均到噪底中，提高了整个模数转换器的无杂散动态范围（SFDR）。
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Patent Agency Ranking
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公开(公告)号：CN114199374B
公开(公告)日：2023-08-29
申请号：CN202111385560.X
申请日：2021-11-22
Applicant: 复旦大学
Abstract: 本发明涉及一种感算一体的单光子成像芯片及方法，其中，芯片主要由单光子感光计数阵列、卷积计算列处理电路、行选电路等组成。事先将卷积权重写入到列处理电路中，芯片阵列的像素实现对光子数的计数并将光子数寄存在像素内，时序控制电路将芯片阵列内的光子数据逐行传输到列处理电路中，并和预存的卷积权重进行乘加计算，从而实现了阵列光子图像和卷积核权重的卷积计算。该芯片在传统的单光子成像架构内融合卷积计算功能，具有感算一体的特性。该芯片能够快速提取微弱图像特征，大幅度压缩了输出的单光子成像数据量。
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公开(公告)号：CN115185483A
公开(公告)日：2022-10-14
申请号：CN202210890301.0
申请日：2022-07-27
Applicant: 复旦大学
Abstract: 本发明提供一种基于动态锁存比较器的多比特CMOS数模混合累加器，采用N个相同的多输入改进型动态锁存比较器以及或门来实现2N位二进制输入、N位二进制输出的累加运算，其中每个多输入改进型动态锁存比较器包含有两组、2N对输入晶体管，因此能够实现两侧2N位数字信号的输入及累加，避免了ADC使用及其转换过程中的非理想性，从而大大减小了运算的误差。同时，由于累加过程中避免了数字信号‑模拟信号‑数字信号的转换过程，直接实现了数字信号‑数字信号的累加过程，提升了运算速度，并降低了运算的能耗，从而提升了运算的能效。该比较器还采用了Charge Steering设计，在尾电流MOS管处增加了一个电容及开关管，从而大大减小了该比较器的功耗。
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公开(公告)号：CN114199374A
公开(公告)日：2022-03-18
申请号：CN202111385560.X
申请日：2021-11-22
Applicant: 复旦大学
Abstract: 本发明涉及一种感算一体的单光子成像芯片及方法，其中，芯片主要由单光子感光计数阵列、卷积计算列处理电路、行选电路等组成。事先将卷积权重写入到列处理电路中，芯片阵列的像素实现对光子数的计数并将光子数寄存在像素内，时序控制电路将芯片阵列内的光子数据逐行传输到列处理电路中，并和预存的卷积权重进行乘加计算，从而实现了阵列光子图像和卷积核权重的卷积计算。该芯片在传统的单光子成像架构内融合卷积计算功能，具有感算一体的特性。该芯片能够快速提取微弱图像特征，大幅度压缩了输出的单光子成像数据量。
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公开(公告)号：CN111916191A
公开(公告)日：2020-11-10
申请号：CN202010711862.0
申请日：2020-07-22
Applicant: 复旦大学
Abstract: 本发明涉及一种基于医疗行为数据的医疗行为操作合规性评估系统，包括：多模态数据融合处理模块：用于对多模态的医疗行为数据进行数据融合处理，获取具有时空表征的医疗行为数据；基于云计算的数据标注模块：用于通过专家法对部分医疗行为数据进行标注，采用云计算的学习方式进行学习、分类和标注，构建数据集；直觉推理医疗行为评估模块：用于对数据集依次进行特征提取与分类、时空特征分析、根据医疗行为先验知识进行直觉推理，获取医疗行为操作合规性评估结果；边缘计算智能终端模块：用于进行数据处理以及人机交互。与现有技术相比，本发明具有实时反应能力快、数据分析全面、评价科学合理等优点。
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