-
公开(公告)号：CN101197561B
公开(公告)日：2011-04-06
申请号：CN200710173288.2
申请日：2007-12-27
Applicant: 复旦大学
IPC: H03K3/01 , H03K3/037 , H03K19/173
Abstract: 本发明属于时序电路技术领域，具体为一种可多重配置的触发器电路。该电路由数据输入控制电路、同步复置位控制电路、时钟控制电路和触发器主体电路连接组成。并且可以根据功能的需要，配置成上升沿或者下降沿触发、同步或者异步、拥有置位端、清零端以及使能端的各类28种D触发器电路以及锁存器电路，供用户选择。
-
公开(公告)号：CN102566982B
公开(公告)日：2014-06-11
申请号：CN201210005825.3
申请日：2012-01-10
Applicant: 复旦大学
Abstract: 本发明属于FPGA器件技术领域,具体为一种FPGA两级流水线配置电路。该电路由两块FIFO作为配置接口与配置控制逻辑之间的缓冲，配置控制逻辑由配置寄存器组、全局配置控制状态机、位流解析、配置地址产生、帧ECC电路、CRC32电路等组成。下载数据通路由下载FIFO经由下载数据寄存器送达FPGA配置阵列，回读数据通路由FPGA配置阵列经由回读数据寄存器送达回读FIFO。该结构采用两级流水线对数据的下载和回读进行控制，而且数据通路里不存在与数据流动方向相反的反馈握手信号，每条流水线的第一级均以最快速率读取数据,这种结构能够极大地提高数据下载回读的速度和吞吐率。
-
公开(公告)号：CN102360566B
公开(公告)日：2013-11-27
申请号：CN201110229454.2
申请日：2011-08-11
Applicant: 复旦大学
IPC: G11C11/413
Abstract: 本发明属于微电子技术领域，具体为一种基于LUTFPGA的SRAM编程点抗幅照加固方法及其实现电路。本发明利用忆阻器的可编程特性，将其嵌入到传统的SRAM单元中，再添加写入电路。在使用时，通过对忆阻器进行编程，将其配置为非对称存储单元结构。忆阻器有高阻和低阻两种状态，其工艺与传统CMOS工艺兼容。这种非对称结构完全免疫于单粒子翻转（SEU）效应和单粒子引起的多位翻转（MBU）效应。
-
公开(公告)号：CN102566982A
公开(公告)日：2012-07-11
申请号：CN201210005825.3
申请日：2012-01-10
Applicant: 复旦大学
Abstract: 本发明属于FPGA器件技术领域,具体为一种FPGA两级流水线配置电路。该电路由两块FIFO作为配置接口与配置控制逻辑之间的缓冲，配置控制逻辑由配置寄存器组、全局配置控制状态机、位流解析、配置地址产生、帧ECC电路、CRC32电路等组成。下载数据通路由下载FIFO经由下载数据寄存器送达FPGA配置阵列，回读数据通路由FPGA配置阵列经由回读数据寄存器送达回读FIFO。该结构采用两级流水线对数据的下载和回读进行控制，而且数据通路里不存在与数据流动方向相反的反馈握手信号，每条流水线的第一级均以最快速率读取数据,这种结构能够极大地提高数据下载回读的速度和吞吐率。
-
公开(公告)号：CN101865977A
公开(公告)日：2010-10-20
申请号：CN201010186500.0
申请日：2010-05-27
Applicant: 复旦大学
IPC: G01R31/3185
Abstract: 本发明属于集成电路技术领域，具体涉及一种基于LUT(查找表)结构的FPGA(现场可编程门阵列)器件的CLB(可编程逻辑单元)的遍历测试方法。包括：对LUT的单点故障的遍历测试，对LUT的多点故障的测试，对分布式RAM的遍历测试，对触发器的赋初值为0或则为1，置位、复位端电平固定，使能无效等，置位，复位，使能的遍历测试等。本发明能够完成对FPGA芯片内所有CLB的面向制造的测试，可以覆盖CLB内部所有的基本逻辑器件、可编程码点、内部互联资源。测试所需要的配置次数、配置难度和测试时间都能得到极大地优化。
-
Patent Agency Ranking
公开(公告)号：CN101286737A
公开(公告)日：2008-10-15
申请号：CN200810038576.1
申请日：2008-06-05
Applicant: 复旦大学
IPC: H03K19/173 , H03K19/177
Abstract: 本发明属于集成电路设计技术领域，具体为一种可配置的可编程逻辑单元的时序控制电路。该电路由脉冲宽度产生电路、分布式RAM写入使能脉冲信号(WS_G、WS_F)产生电路和移位寄存器两相非交叠信号(C1_G、C2_G、C1_F、C2_F)产生电路组成；它与五个编程点ramG、ramF、ram_both、shiftG以及shiftF连接。本发明通过配置不同编程点的值使得时序控制电路产生多种分布式RAM功能(16×1、16×2、32×1、16×1_dualport)所需要的写入使能脉冲信号以及移位寄存器功能所需要的两相非交叠信号。
-
公开(公告)号：CN102768506B
公开(公告)日：2015-01-07
申请号：CN201210248903.2
申请日：2012-07-18
Applicant: 复旦大学
IPC: G05B19/05
Abstract: 本发明属于电子技术领域，具体为一种带有时序约束的FPGA时序驱动布局方法。本发明的布局方法中，提出了四类时序约束：时钟周期约束、输入输出延迟约束、特定时序路径约束和线网最大延迟约束。处理四类时序约束延迟的主要思想就是将这些时序约束的信息添加到时序分析这一步，进而作为最终代价函数的一部分处理。本发明能处理用户设定的时序约束，极大地增加了FPGA时序布局算法的灵活性，同时能保证布局算法的正确性。
-
公开(公告)号：CN102944831A
公开(公告)日：2013-02-27
申请号：CN201210477147.0
申请日：2012-11-22
Applicant: 复旦大学
IPC: G01R31/28
Abstract: 本发明属于自动化测试测量技术领域，具体为一种基于FPGA实现的应用于自动化测试中扩展输入输出通道的方法。本发明在测试平台和待测芯片之间加入FPGA，将测试平台的生成采集通道与待测芯片的输入输出引脚连接到FPGA的输入输出引脚；对FPGA中每一个与待测芯片引脚相连的输入输出引脚做适当配置，将各个引脚配置模块中TDO与TDI首尾相连，构建出多条并行的测试链。其中，测试平台的负责生成数据的通道与FPGA中实现的TDI端口相连，负责采集数据的通道与FPGA中实现TDO端口相连；本发明解决了动态更改通道属性的问题，简化了软件上的层次，同时减少了用于配置管脚寄存器数据的周期数，节约了测试时间。
-
公开(公告)号：CN101969306B
公开(公告)日：2013-01-02
申请号：CN201010273730.0
申请日：2010-09-07
Applicant: 复旦大学
IPC: G06F17/50 , H03K19/173 , H03K19/177
Abstract: 本发明属于FPGA器件技术领域，具体为一种FPGA可配置五输入查找表结构。本发明是在基于2个四输入查找表的可编程逻辑单元的SLICE中，分别加入1个同样的四输入查找表；加入的1个四输入查找表和原先已经存在的一个四输入查找表复用输入端口，并且分别利用SLICE中已经存在的两个输入端口BX和BY作为SLICE中两个查找表的第五个输入端口。这种改进并不增加FPGA互联资源的复杂性。在用户电路中实现较复杂的逻辑函数时，可提高逻辑资源和互连资源的利用率以及芯片面积的利用率，并减轻布局布线软件的负担。本发明可以根据用户应用的需要在已有查找表（包括三输入查找表和四输入查找表）和五输入查找表之间灵活地进行选择配置。
-
公开(公告)号：CN102594334A
公开(公告)日：2012-07-18
申请号：CN201210005852.0
申请日：2012-01-10
Applicant: 复旦大学
IPC: H03K19/177 , G06F11/10
Abstract: 本发明属于FPGA器件技术领域，具体为一种FPGA回读帧ECC检错纠错电路。该电路利用FPGA回读数据总线的特征采用流水线结构将整体的汉明码解码计算分级实现，并根据FPGA单帧回读有效数据的个数来决定流水线的级数，由流水线的级数以及回读总线位宽来决定校验位的个数，在FPGA回读帧数据的同时即进行单帧数据的ECC校验。将汉明码校验的整体计算转换为分级计算实现，避免了额外的用于存储FPGA回读帧数据的资源，整体的路径延时也会减少，因而可以提高电路的计算速度。
-
-
-
-
-
-
-
-
-
Search Results
21
records
(took 0.021 seconds)
