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公开(公告)号：CN114499556A
公开(公告)日：2022-05-13
申请号：CN202210185750.5
申请日：2022-02-28
Applicant: 复旦大学
IPC: H04B1/04
Abstract: 本发明属于无线通信技术领域，具体为一种连续变频的多模式全数字发射机。本发明发射机包括基带信号处理模块、采样、混频模块、分频器、全数字功率放大器、全数字锁相环以及SPI模块等。本发明支持多种工作模式，能够兼容不同通信协议；在采样、变频模块，采用Farrow架构实现任意倍数的小数倍采样，与LO分频时钟相匹配，避免引入额外的时钟信号；采用基于CORDIC矢量旋转算法，产生数字变频所需要的时钟信号，实现高精度、连续滑动的中频转换的功能，实现不同频率的频谱搬移。本发明能够对调制信号进行裁剪和限幅，解决了滤波器非线性运算所造成的信号溢出等问题。本发射机结构简单、高度集成，可灵活地应用于多种工作场景。
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公开(公告)号：CN104008084B
公开(公告)日：2017-01-18
申请号：CN201410237881.9
申请日：2014-06-02
Applicant: 复旦大学
Abstract: 本发明属于多核处理器技术领域，具体为一种可拓展的2.5D多核处理器架构。本发明由两维网格结构的片上网络互连的多核处理器芯片，通过SerDes接口提供的高速数据传输通道和拓展的芯片通信。纵向上，处理器通过片外存储接口和片外存储器进行单字读写和直接数据访存操作；横向上，处理器通过片外加速接口和片外加速器进行控制和数据交互；通过软件配置片间接口处的数据选择器，本发明还支持纵向和横向的多核芯片拓展。上述不同的互连芯片通过2.5D工艺键合在同一块衬底并集成在一个封装内部。本发明灵活地支持传统2D多核处理器的存储空间的拓展、多种加速器的耦合以及核运算资源的拓展，提高芯片级IP的可复用性和系统级设计的可重构性，缩短大芯片设计周期，降低制造成本。
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公开(公告)号：CN103259698B
公开(公告)日：2016-03-30
申请号：CN201310152474.3
申请日：2013-04-27
Applicant: 复旦大学
IPC: H04L12/26
Abstract: 本发明属于计算机片上网络系统的测试技术领域，具体为一种适用于片上网络的测试系统和方法。本发明的测试系统包括一个控制器和一个二维网格片上网络，控制器生成配置、测试信息和测试控制信号，实现全局同步测试；二维网格片上网络实现测试数据的接收和发送，片上网络中的所有路由器和IP核加入测试单元。本发明的测试方法分别对片上网络的所有链路和交换开关进行测试，并且是内建自测试（BIST）的，在增加一定硬件开销和测试周期下，能够有效覆盖所涉及的所有链路和交换开关错误，实现错误链路和交换开关的错误全覆盖，得到完整的片上网络全局的错误分布图，从而适用于二维网格片上网络的容错路由算法设计。
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公开(公告)号：CN103152275A
公开(公告)日：2013-06-12
申请号：CN201310083265.8
申请日：2013-03-15
Applicant: 复旦大学
IPC: H04L12/771 , H04L12/937
Abstract: 本发明属于集成电路的片上网络技术领域，具体为一种可配置为电路交换或包交换两种交换机制的路由器。通常的路由器由输入缓冲队列、路由计算模块、仲裁器和交换开关组成，具有东、南、西、北和本地5组端口。本发明在通常路由器的数据输入端口增加一个二选一的数据选择器（MUX），外部输入的数据分两个支路，一路与MUX的一个端口连接，另一路通过输入缓冲队列后与MUX的另一端口相连。本发明可在不明显增加电路总面积的前提下根据数据包长灵活地选择不同的交换机制，从而充分发挥两种交换机制在各自特定包长下的通信效率和能量效率的优势。
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公开(公告)号：CN117777001A
公开(公告)日：2024-03-29
申请号：CN202211181186.6
申请日：2022-09-27
Applicant: 复旦大学 , 中国科学院上海药物研究所
IPC: C07D209/34 , C07D209/48 , C07D491/052 , A61P31/14 , A61P11/00 , A61P29/00 , A61K31/404
Abstract: 本发明公开了一类如通式(I)所示的氧化吲哚酮类化合物，其立体异构体、互变异构体、前药形式和药学上可接受的盐，及其制备方法和包含该类化合物的药物组合物。该类化合物能抑制新型冠状病毒的3CL蛋白酶活性，同时能显著抑制免疫细胞释放促炎细胞因子，可用于治疗和/或预防、缓解由新型冠状病毒感染引起的呼吸道感染、肺炎等相关疾病。
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Patent Agency Ranking
公开(公告)号：CN113548999A
公开(公告)日：2021-10-26
申请号：CN202010334515.0
申请日：2020-04-24
Applicant: 复旦大学
IPC: C07D209/12 , C07D491/052 , C07F5/02 , A61P31/14 , A61K31/404
Abstract: 本发明公开了一种消旋和手性3‑(2,3‑丁二烯基)氧化吲哚酮类化合物及采用钯催化的偶联反应制备该化合物的方法及其应用。所述方法通过2,3‑丁二烯基碳酸酯与氧化吲哚酮，使用钯催化剂，在有机溶剂中反应，一步直接构建消旋3‑(2,3‑丁二烯基)氧化吲哚酮类化合物；如果在体系中使用钯催化剂和手性膦配体，在有机溶剂中反应，可以一步直接构建手性3‑(2,3‑丁二烯基)氧化吲哚酮类化合物，并且这类化合物很容易转化成其他复杂分子。本发明方法操作方便，原料和试剂易得，底物普适性广，官能团兼容性好，反应具有好的转化率，高对映选择性和化学选择性。此外，本发明提供的3‑(2,3‑丁二烯基)氧化吲哚酮类化合物及其相关衍生物可以与SRAS‑CoV‑2主蛋白3CL水解酶结合，在治疗人类病毒感染方面有良好的应用前景。
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公开(公告)号：CN104022950B
公开(公告)日：2017-06-06
申请号：CN201410253106.2
申请日：2014-06-10
Applicant: 复旦大学
IPC: H04L12/701 , H04L12/721 , G06F15/173
Abstract: 本发明属于可靠性片上网络设计领域，具体为应用于片上网络的一种可共享和自配置缓存的路由器结构。本发明包括缓存单元、路由计算单元、数据交换开关、仲裁器、邻近通道状态监视器和本地通道状态监视器。本发明在常规的路由器结构中加入了邻近和本地通道状态监视器，可以有效的监控局部片上网络中路由器通道的状态，使得路由计算单元可以根据实时的通道状态信息计算出更加合理的路由路径，从而降低片上网络局部的拥堵概率，提高片上网络的吞吐率，降低其数据到达目的节点的延迟。东南西北四个端口的缓存单元都包含了由三个先入先出队列构成的缓存，形成两个虚拟的数据通道，可自配置地实现缓存的共享，有效地增加数据路由的自适应性。
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公开(公告)号：CN103248341B
公开(公告)日：2016-01-20
申请号：CN201310162169.2
申请日：2013-05-06
Applicant: 复旦大学
Abstract: 本发明属于超大规模集成电路的片上时钟技术领域，具体为一种适用于VLSI片上时钟系统的偏斜检测和去偏斜调节电路。本发明由早相位检测模块、偏移量检测模块、转码电路、可配置延时电路和两个二选一的数据选择器组成；早相位检测模块用来检测两路时钟相位的先后性，输出信号送给两个数据选择器，两路时钟经过偏移量检测模块检测出实际偏移量，再经转码电路转码后控制可配置延时电路，将相位更早的时钟往后推迟偏移量个相位，以确保输出为边沿对齐、偏移去除的两相时钟。本发明实现了基于标准单元库的半定制设计电路，具有逻辑简单、精度可控、灵活性好等优点，与现行通用的基于硬件描述语言（HDL）输入的数字集成电路设计流程兼容。
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公开(公告)号：CN104022950A
公开(公告)日：2014-09-03
申请号：CN201410253106.2
申请日：2014-06-10
Applicant: 复旦大学
IPC: H04L12/701 , H04L12/721 , G06F15/173
Abstract: 本发明属于可靠性片上网络设计领域，具体为应用于片上网络的一种可共享和自配置缓存的路由器结构。本发明包括缓存单元、路由计算单元、数据交换开关、仲裁器、邻近通道状态监视器和本地通道状态监视器。本发明在常规的路由器结构中加入了邻近和本地通道状态监视器，可以有效的监控局部片上网络中路由器通道的状态，使得路由计算单元可以根据实时的通道状态信息计算出更加合理的路由路径，从而降低片上网络局部的拥堵概率，提高片上网络的吞吐率，降低其数据到达目的节点的延迟。东南西北四个端口的缓存单元都包含了由三个先入先出队列构成的缓存，形成两个虚拟的数据通道，可自配置地实现缓存的共享，有效地增加数据路由的自适应性。
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公开(公告)号：CN104022775A
公开(公告)日：2014-09-03
申请号：CN201410237883.8
申请日：2014-06-02
Applicant: 复旦大学
IPC: H03K19/0175
Abstract: 本发明属于SerDes串行通信技术领域，具体为一种面向SerDes技术中基于FIFO协议的数字接口电路。本发明由发送端数字电路和接收端数字电路两大部分组成。本发明在SerDes数模接口中引入数字系统设计中经典的同步、异步FIFO和串并、并串转换电路，将数模接口封装成简单的支持FIFO读写协议的接口，简单可行，便于调用。FIFO的巧妙使用，有效解决了芯片间跨时钟域数据传输、反馈控制信号通道传输延迟大等信号完整性问题，串并、并串转换电路则解决了总线和SerDes位宽不匹配问题，便于总线的位宽拓展，增强了电路设计方案的适应性。
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