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公开(公告)号：CN110912542A
公开(公告)日：2020-03-24
申请号：CN201911062150.4
申请日：2019-11-02
Applicant: 复旦大学
IPC: H03K5/24
Abstract: 本发明属于模拟电路信号处理技术领域，具体为一种低功耗动态偏置比较器。本发明动态偏置比较器主要包括前置放大器、锁存器以及时序控制电路。本发明通过增加所述尾电容Ctail与所述复位电容Cp1、Cp2之间的放电通路和相关的时序控制电路，使得在比较器复位阶段开始时，通过将尾电容上的剩余电荷转移到两个复位电容，达到能量复用的目的，以提高比较器的能效；在时序控制电路中，在比较器复位阶段可保证不会出现短路。
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公开(公告)号：CN109980797A
公开(公告)日：2019-07-05
申请号：CN201910361720.3
申请日：2019-04-30
Applicant: 复旦大学
Abstract: 本发明涉及一种采用直流压泵技术的无线能量接收机及其控制方法。为无线能量接收机加入直流压泵模块来实现能量接收灵敏度的改善。直流压泵模块，通常包含若干开关与电容CT。加入直流压泵模块之后，通过对开关的交替控制，使得电容CT上的电压交替叠加在整流器的起点电压上，抬高后续每一级的直流电位，从而在同样输入能量的情况下，所述无线能量接收机可获得更高的输出电压，提高了能量接收灵敏度。本发明还通过添加主控模块，提供了直流压泵模块电容CT的初始电压及开关控制信号，并维持了电路的运行稳定。
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公开(公告)号：CN107817708A
公开(公告)日：2018-03-20
申请号：CN201711131564.9
申请日：2017-11-15
Applicant: 复旦大学
IPC: G05B19/04
Abstract: 本发明属于集成电路技术领域，具体为一种高兼容性可编程神经网络加速阵列。该阵列采用可重构性架构，包含一个中央控制器、一个特征向量发射器以及若干个神经网络计算单元片；所述计算单元片含有可编程乘加单元、可编程激活单元、单元片控制器等基本的神经网络计算模块，加速阵列通过可编程通信路由进行任意单元片间的通信。该可编程神经网络加速阵列可兼容多种神经网络算法，同时又不失去高能效，适合应用于各类深度学习智能系统中。
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公开(公告)号：CN111126593B
公开(公告)日：2023-05-05
申请号：CN201911083419.7
申请日：2019-11-07
Applicant: 复旦大学
IPC: G06N3/082 , G06N3/0464
Abstract: 本发明属于集成电路技术领域，具体为一种可重构的自然语言深度卷积神经网络加速器。本发明加速器是基于时间序列输入的，包括：多组可重构的计算单元向量，用于实现不同尺寸卷积核的计算；多组多输入加法树，用于求和不同输入通道的乘法结果；一个输入特征图存储单元；多组输出特征图存储单元，用于存储计算过程中的中间结果以及最终的输出特征值；一个控制单元，用于配置计算单元向量、计算流程以及数据流向。本加速器特意针对输入的语言时间序列进行优化，避免当前输入序列小于空洞卷积感受野时的重复计算与计算暂停的问题；同时可重构的计算单元向量可以实现不同尺寸的卷积核计算。
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Patent Agency Ranking
公开(公告)号：CN111062471B
公开(公告)日：2023-05-02
申请号：CN201911160365.X
申请日：2019-11-23
Applicant: 复旦大学
Abstract: 本发明属于集成电路技术领域，具体为一种用于加速BERT神经网络运算的深度学习加速器。本发明加速器包括：三个矩阵乘阵列，用于计算乘累加操作；一个Softmax与点积计算单元，用于计算Softmax概率函数，并对分支网络输出进行点乘得到输出特征值；三个特征存储器，用于存储输入、输出特征值；两个权重存储器；一个控制器和片上片外接口，用于控制片外DRAM中的数据与片上数据进行交互。本发明针对神经网络中的分支网络结构进行优化，有效减少中间数据的存储空间，降低片外片上数据交互次数，降低功耗；同时通过配置存储单元与计算单元间可重构的数据互联，满足BERT神经网络中的分支网络结构计算要求，可用于端到端的神经网络计算。
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公开(公告)号：CN111008698B
公开(公告)日：2023-05-02
申请号：CN201911160416.9
申请日：2019-11-23
Applicant: 复旦大学
Abstract: 本发明属于集成电路技术领域，具体为一种用于混合压缩循环神经网络的稀疏矩阵乘法加速器。本加速器包括：2组乘累加单元，用于计算网络中2个不同输出通道的特征值；4个输入存储器，2个列组合权重存储器，1个变长编码权重存储器和1个变长编码索引存储器，存储非规则变长编码压缩的权重与索引；2个二级累加器，用于读取输出存储器中的中间结果与乘累加单元的计算结果累加，更新输出结果；1个解码器，用于将变长压缩的权重解码传输到对应的乘累加单元中。本发明利用网络中权重的稀疏性，对稀疏权重矩阵进行压缩，在保证原循环网络精度同时减少了权重存储空间，加快了计算速度，降低了计算功耗。
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公开(公告)号：CN111126580A
公开(公告)日：2020-05-08
申请号：CN201911141136.3
申请日：2019-11-20
Applicant: 复旦大学
Abstract: 本发明属于集成电路技术领域，具体为一种采用Booth编码的多精度权重系数神经网络加速芯片运算装置。本发明装置包括：Booth编码存储模块，用于存储经过Booth编码后的权重系数矩阵；一维部分积产生单元阵列，用于根据Booth编码对特征值进行对应的操作，输出部分积；加法树，用于对同一时刻不同部分积产生模块产生的结果进行求和；一个带可配置移位器的累加器，用于累加不同时刻加法树的输出。通过控制累加器中移位器的移位位数，本装置可以实现多种精度权重系数的乘累加运算。此装置避免了高精度运算单元在实现低精度运算时硬件利用率低下的问题，可以提高深度神经网络加速芯片在处理低精度权重系数神经网络时的吞吐率。
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公开(公告)号：CN111126579A
公开(公告)日：2020-05-08
申请号：CN201911067669.1
申请日：2019-11-05
Applicant: 复旦大学
IPC: G06N3/06 , G06F1/3234
Abstract: 本发明属于集成电路技术领域，具体为一种适用于二值卷积神经网络计算的存内计算装置。本装置包括：基于静态随机存储器的存内计算阵列，用于实现向量间异或运算；一个多输入加法树，用于对不同输入通道内的异或结果进行累加；一个暂存中间结果的存储单元；一个更新中间结果的累加器组；一个后处理量化单元，用于将高精度的累加结果量化为1位输出特征值；一个控制单元，用于控制计算流程和数据流向。本发明发明能在存储输入数据同时完成二值神经网络中的异或运算，避免了存储单元与计算单元之间频繁的数据交换，从而提高了计算速度，减少了芯片功耗。
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