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公开(公告)号：CN111126579B
公开(公告)日：2023-06-27
申请号：CN201911067669.1
申请日：2019-11-05
Applicant: 复旦大学
IPC: G06N3/06 , G06F1/3234
Abstract: 本发明属于集成电路技术领域，具体为一种适用于二值卷积神经网络计算的存内计算装置。本装置包括：基于静态随机存储器的存内计算阵列，用于实现向量间异或运算；一个多输入加法树，用于对不同输入通道内的异或结果进行累加；一个暂存中间结果的存储单元；一个更新中间结果的累加器组；一个后处理量化单元，用于将高精度的累加结果量化为1位输出特征值；一个控制单元，用于控制计算流程和数据流向。本发明发明能在存储输入数据同时完成二值神经网络中的异或运算，避免了存储单元与计算单元之间频繁的数据交换，从而提高了计算速度，减少了芯片功耗。
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公开(公告)号：CN119558364A
公开(公告)日：2025-03-04
申请号：CN202411446822.2
申请日：2024-10-16
IPC: G06N3/063 , G06F15/78 , G06N3/0464 , G06N3/0455 , G06N3/048
Abstract: 本发明提供了一种面向大语言模型的多芯粒存算一体计算装置，具有这样的特征，包括一个IO芯粒和多个PIM芯粒，其中，IO芯粒包括：嵌入模块用于生成嵌入向量并添加位置编码；IO侧数据通信模块对待计算向量进行裁切并分配至各个PIM芯粒，并接收各个PIM芯粒发送的局部计算反馈向量；同步模块，用于将各个局部计算反馈向量进行同步以及执行残差相加和层归一化计算；token存储器，PIM芯粒包括：PIM侧数据通信模块；全局存储器；多个PIM‑bank模块存储有大语言模型的网络权重，用于根据局部计算向量执行向量‑矩阵乘法生成对应的局部计算反馈向量；softmax模块。总之，本方法能够提高大语言模型的推理速度。
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公开(公告)号：CN111126593A
公开(公告)日：2020-05-08
申请号：CN201911083419.7
申请日：2019-11-07
Applicant: 复旦大学
Abstract: 本发明属于集成电路技术领域，具体为一种可重构的自然语言深度卷积神经网络加速器。本发明加速器是基于时间序列输入的，包括：多组可重构的计算单元向量，用于实现不同尺寸卷积核的计算；多组多输入加法树，用于求和不同输入通道的乘法结果；一个输入特征图存储单元；多组输出特征图存储单元，用于存储计算过程中的中间结果以及最终的输出特征值；一个控制单元，用于配置计算单元向量、计算流程以及数据流向。本加速器特意针对输入的语言时间序列进行优化，避免当前输入序列小于空洞卷积感受野时的重复计算与计算暂停的问题；同时可重构的计算单元向量可以实现不同尺寸的卷积核计算。
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公开(公告)号：CN111078189B
公开(公告)日：2023-05-02
申请号：CN201911160359.4
申请日：2019-11-23
Applicant: 复旦大学
Abstract: 本发明属于集成电路技术领域，具体为一种用于循环神经网络自然语言处理的稀疏矩阵乘法加速器。本加速器包括：16组乘累加单元，用于同时计算循环神经网络中的16个输出通道；4个输入存储器，用于存储循环神经网络中的4个输入通道的特征值；1个权重存储器；16个输出存储器，用于暂存计算中间结果以及对应16个输出通道的最终结果；16个二级累加器，用于读取输出存储器中的中间结果与乘累加单元的计算结果累加，更新输出结果；16个4输入选择器，用于选择压缩后权重对应的输入特征值。本发明利用循环神经网络中权重的稀疏性，对稀疏权重进行压缩，在减少权重存储空间的同时，加快了循环神经网络的计算速度，并降低了计算功耗。
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公开(公告)号：CN111062471A
公开(公告)日：2020-04-24
申请号：CN201911160365.X
申请日：2019-11-23
Applicant: 复旦大学
Abstract: 本发明属于集成电路技术领域，具体为一种用于加速BERT神经网络运算的深度学习加速器。本发明加速器包括：三个矩阵乘阵列，用于计算乘累加操作；一个Softmax与点积计算单元，用于计算Softmax概率函数，并对分支网络输出进行点乘得到输出特征值；三个特征存储器，用于存储输入、输出特征值；两个权重存储器；一个控制器和片上片外接口，用于控制片外DRAM中的数据与片上数据进行交互。本发明针对神经网络中的分支网络结构进行优化，有效减少中间数据的存储空间，降低片外片上数据交互次数，降低功耗；同时通过配置存储单元与计算单元间可重构的数据互联，满足BERT神经网络中的分支网络结构计算要求，可用于端到端的神经网络计算。
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Patent Agency Ranking
公开(公告)号：CN111008698A
公开(公告)日：2020-04-14
申请号：CN201911160416.9
申请日：2019-11-23
Applicant: 复旦大学
Abstract: 本发明属于集成电路技术领域，具体为一种用于混合压缩循环神经网络的稀疏矩阵乘法加速器。本加速器包括：2组乘累加单元，用于计算网络中2个不同输出通道的特征值；4个输入存储器，2个列组合权重存储器，1个变长编码权重存储器和1个变长编码索引存储器，存储非规则变长编码压缩的权重与索引；2个二级累加器，用于读取输出存储器中的中间结果与乘累加单元的计算结果累加，更新输出结果；1个解码器，用于将变长压缩的权重解码传输到对应的乘累加单元中。本发明利用网络中权重的稀疏性，对稀疏权重矩阵进行压缩，在保证原循环网络精度同时减少了权重存储空间，加快了计算速度，降低了计算功耗。
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公开(公告)号：CN117875386A
公开(公告)日：2024-04-12
申请号：CN202410059895.X
申请日：2024-01-15
Abstract: 提供了三维芯粒系统，包括：衬底；N层芯粒，每一层芯粒具有无金属区域和金属区域、多个IO端、以及第一硅通孔通道和第二硅通孔通道，其中N是大于等于2的整数，第一硅通孔通道贯穿每一层芯粒的无金属区域，第一层芯粒至第N‑1层芯粒中的每一层芯粒的第一硅通孔通道连接至一个IO端进而通过一个凸块单元与下一层芯粒的第一硅通孔通道连接；第一层芯粒至第N‑1层芯粒中的每一层芯粒的金属区域通过第二硅通孔通道连接至另一个IO端进而通过另一个凸块单元与下一层芯粒的金属区域连接；第N层芯粒的多个IO端通过衬底侧凸块单元与衬底连接。利用分别的第一硅通孔通道和第二硅通孔通道来连接N层芯粒以实现N层芯粒之间读写分离的数据通信。
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公开(公告)号：CN111124490A
公开(公告)日：2020-05-08
申请号：CN201911067668.7
申请日：2019-11-05
Applicant: 复旦大学
Abstract: 本发明属于集成电路技术领域，具体为一种使用POSIT的无精度损失低功耗MFCC提取加速器。本发明加速器装置包括：两个片上存储模块，用于存储运算过程中的中间数据以及运算时需要用到的相关参数；一个运算单元，包含一个支持posit数据格式运算的乘法器和一个支持posit数据格式运算的加法器，用于实现快速傅里叶变化以及离散余弦变换等运算；一个控制单元，用于控制计算过程和数据流向，和同外界的数据进行交互。计算过程中按照控制单元的指令，所有的运算不断复用同一个运算单元，通过相比于浮点运算而言极短的寄存器长度，实现无精度损失的MFCC数据运算，减少了数据运算中的能耗，提高了加速器的能效。
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公开(公告)号：CN111078189A
公开(公告)日：2020-04-28
申请号：CN201911160359.4
申请日：2019-11-23
Applicant: 复旦大学
Abstract: 本发明属于集成电路技术领域，具体为一种用于循环神经网络自然语言处理的稀疏矩阵乘法加速器。本加速器包括：16组乘累加单元，用于同时计算循环神经网络中的16个输出通道；4个输入存储器，用于存储循环神经网络中的4个输入通道的特征值；1个权重存储器；16个输出存储器，用于暂存计算中间结果以及对应16个输出通道的最终结果；16个二级累加器，用于读取输出存储器中的中间结果与乘累加单元的计算结果累加，更新输出结果；16个4输入选择器，用于选择压缩后权重对应的输入特征值。本发明利用循环神经网络中权重的稀疏性，对稀疏权重进行压缩，在减少权重存储空间的同时，加快了循环神经网络的计算速度，并降低了计算功耗。
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公开(公告)号：CN111126593B
公开(公告)日：2023-05-05
申请号：CN201911083419.7
申请日：2019-11-07
Applicant: 复旦大学
IPC: G06N3/082 , G06N3/0464
Abstract: 本发明属于集成电路技术领域，具体为一种可重构的自然语言深度卷积神经网络加速器。本发明加速器是基于时间序列输入的，包括：多组可重构的计算单元向量，用于实现不同尺寸卷积核的计算；多组多输入加法树，用于求和不同输入通道的乘法结果；一个输入特征图存储单元；多组输出特征图存储单元，用于存储计算过程中的中间结果以及最终的输出特征值；一个控制单元，用于配置计算单元向量、计算流程以及数据流向。本加速器特意针对输入的语言时间序列进行优化，避免当前输入序列小于空洞卷积感受野时的重复计算与计算暂停的问题；同时可重构的计算单元向量可以实现不同尺寸的卷积核计算。
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