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公开(公告)号：CN115083475B
公开(公告)日：2024-09-10
申请号：CN202210650106.0
申请日：2022-06-09
Applicant: 华中科技大学
IPC: G11C13/00
Abstract: 本发明公开了一种高速大电流可调脉冲电路、相变存储器的操作电路及操作方法，该高速大电流可调脉冲电路通过设置钳位结构、电流镜像结构和漏电流关断结构，所述钳位结构包括钳位运放和第一MOS管，用于生成参考电流，电流镜像结构用于生成与参考电流成比例的输出电流，而漏电流关断结构则用于脉冲消失时关断电流镜像结构，减小漏电流，以此实现电流可调且减小漏电流，结合两个高速大电流可调脉冲电路分别作为第一电流源和第二电流源以为相变存储单元的两极分别施加调控后的电流，可以使脉冲电流的工作电压范围增大，达到VSS～VDD，从而快速实现能量积累。
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公开(公告)号：CN114203756B
公开(公告)日：2024-10-15
申请号：CN202111307961.3
申请日：2021-11-05
Applicant: 华中科技大学
IPC: H10B63/00 , H01L21/768 , H01L23/48 , H01L23/50
Abstract: 本发明公开了一种忆阻器单元与CMOS电路的后端集成结构及其制备方法，其中，忆阻器单元置于两层金属互连线中间并通过金属通孔与上下金属互连线连通，且忆阻器单元之上设置有刻蚀停止层，可以在刻蚀忆阻器单元的上通孔时对忆阻器结构形成有效保护，从而使金属通孔对接结构部分能够实现良好对接的同时不损伤忆阻器结构，能够在保证忆阻器性能的条件下实现忆阻器单元与CMOS电路的电学连接；本发明在标准CMOS工艺的基础上，采用后端工艺集成的方法，实现了忆阻器与CMOS电路的混合集成。通过本发明的方法，可以在仅增加少量几步工艺、两层版图的基础上在金属互连层制备实现高性能的忆阻器件，实现忆阻器与CMOS电路的互联并且不会对CMOS器件性能造成影响。
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公开(公告)号：CN113362872B
公开(公告)日：2022-04-01
申请号：CN202110664754.7
申请日：2021-06-16
Applicant: 华中科技大学
IPC: G11C13/00
Abstract: 本发明公开了一种基于忆阻器的完备非易失布尔逻辑电路及操作方法，用于对输入的逻辑值P和/或输入的逻辑值Q进行逻辑运算；其中，电路包括控制器、忆阻器M1、忆阻器M2和电阻；控制器用于在逻辑运算之前，将忆阻器M2置为高阻态；进行逻辑运算时，对忆阻器M1施加电压A，对忆阻器M2施加电压B，对电阻施加电压C，并读取忆阻器M2的阻态，即逻辑运算结果；且当对逻辑值P和逻辑值Q进行逻辑运算或仅对逻辑值Q进行逻辑运算时，控制器还用于在逻辑运算之前，将忆阻器M1置为逻辑值Q所对应的阻态；本发明通过对忆阻器进行置态以及对忆阻器和电阻进行加压两步操作即可实现完备的布尔逻辑功能，且器件数较少、电路面积小、操作步数少、计算效率高。
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公开(公告)号：CN111223873A
公开(公告)日：2020-06-02
申请号：CN202010049246.3
申请日：2020-01-16
Applicant: 华中科技大学
IPC: H01L27/1159 , G11C11/22 , G11C11/56
Abstract: 本发明提供了非对称铁电功能层阵列、非对称铁电隧道结多值存储单元的制备方法，非对称铁电功能层阵列由N个铁电功能层和N-1个绝缘层交替堆叠形成，制备方法包括：提供电极层，在该电极层上表面生长N个平行于第一平面方向的铁电功能层，且相邻的铁电功能层之间通过绝缘层隔离，将该铁电功能层晶化，以使N个铁电功能层材料呈现铁电性能；N个铁电功能层的形成工艺期间的物理参数不同，以使N个铁电功能层呈现不同的矫顽场值。物理参数包括铁电功能层材料类型、铁电功能层材料掺杂方式、铁电功能层晶化条件以及铁电功能层材料的厚度。由此制备的存储单元可以实现多种不同的存储状态，从而大幅度提高存储密度以及单位存储容量。
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公开(公告)号：CN111211135A
公开(公告)日：2020-05-29
申请号：CN202010049214.3
申请日：2020-01-16
Applicant: 华中科技大学
IPC: H01L27/1159 , G11C11/22 , G11C11/56
Abstract: 本发明提供了一种非对称铁电隧道结多值存储单元的调制方法及其对应的存储单元、存储器。该多值存储单元包括N个铁电功能层；N个铁电功能层分别具有不同的矫顽场值，以使N个铁电功能层在施加第一激励后仍呈现出不同的剩余极化差异，进而在第二激励作用下所述多值存储单元呈现2N种隧穿阻态；其中，N为大于等于2的整数，且第一激励包括改变驱动激励的大小和驱动激励的方向。本发明的非对称铁电隧道结多值存储单元具有非易失、读取功耗低的特点；同时在一个存储单元中可以实现多种不同的存储状态，大幅度提高了存储密度以及单位存储容量。
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Patent Agency Ranking
公开(公告)号：CN111009609A
公开(公告)日：2020-04-14
申请号：CN201911350103.X
申请日：2019-12-24
Applicant: 华中科技大学
IPC: H01L45/00
Abstract: 本发明提供了一种超晶格忆阻器功能层材料、包含该超晶格忆阻器功能层的忆阻器单元及其制备方法，其中，该超晶格忆阻器功能层材料是至少由第一金属氧化物层和第二金属氧化物层交替堆垛在第一平面方向形成层叠结构。本发明利用两种二元金属氧化物氧离子的迁移势垒不同，使得忆阻器在一定条件下，阻态可进行稳定的缓变，实现了对氧空位导电细丝通断的调制效果，提高了忆阻器的稳定性和一致性。此外，忆阻器电导可以随外加电场连续变化，实现了电导连续可调的突触特性，提高了类脑神经形态计算突触线性度。对于存储融合计算和神经形态计算的硬件实现具有重要意义。
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公开(公告)号：CN115083475A
公开(公告)日：2022-09-20
申请号：CN202210650106.0
申请日：2022-06-09
Applicant: 华中科技大学
IPC: G11C13/00
Abstract: 本发明公开了一种高速大电流可调脉冲电路、相变存储器的操作电路及操作方法，该高速大电流可调脉冲电路通过设置钳位结构、电流镜像结构和漏电流关断结构，所述钳位结构包括钳位运放和第一MOS管，用于生成参考电流，电流镜像结构用于生成与参考电流成比例的输出电流，而漏电流关断结构则用于脉冲消失时关断电流镜像结构，减小漏电流，以此实现电流可调且减小漏电流，结合两个高速大电流可调脉冲电路分别作为第一电流源和第二电流源以为相变存储单元的两极分别施加调控后的电流，可以使脉冲电流的工作电压范围增大，达到VSS～VDD，从而快速实现能量积累。
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公开(公告)号：CN111211135B
公开(公告)日：2022-08-05
申请号：CN202010049214.3
申请日：2020-01-16
Applicant: 华中科技大学
IPC: H01L27/1159 , G11C11/22 , G11C11/56
Abstract: 本发明提供了一种非对称铁电隧穿结多值存储单元的调制方法及其对应的存储单元、存储器。该多值存储单元包括N个铁电功能层；N个铁电功能层分别具有不同的矫顽场值，以使N个铁电功能层在施加第一激励后仍呈现出不同的剩余极化差异，进而在第二激励作用下所述多值存储单元呈现2N种隧穿阻态；其中，N为大于等于2的整数，且第一激励包括改变驱动激励的大小和驱动激励的方向。本发明的非对称铁电隧穿结多值存储单元具有非易失、读取功耗低的特点；同时在一个存储单元中可以实现多种不同的存储状态，大幅度提高了存储密度以及单位存储容量。
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公开(公告)号：CN113345491B
公开(公告)日：2022-05-17
申请号：CN202110575670.6
申请日：2021-05-26
Applicant: 华中科技大学
Abstract: 本发明公开了一种三维相变存储器的读写电路，属于微电子技术领域，包括互相连接的操作控制电路和读写操作点开，操作控制电路用于将正确操作脉冲加载到读写操作电路上；读写操作电路中读写单元中与存储单元连接，用于将正确操作脉冲加载到三维相变存储器对应的存储单元上，将正确操作脉冲镜像为镜像电流；带隙基准源与迟滞比较器与镜像电流支路连接，用于当镜像电流经参考电阻得到的电压大于带隙基准源内的参考电压时，迟滞比较器输出为高电平，反之为低电平；反馈斩波电路回路跨接在存储单元与镜像电流支路之间，用于实时监测流经存储单元的电流，当电流过大时进行降压控制，使其温度不能短时间积聚，从而防止热击穿、set操作不成功和热串扰。
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公开(公告)号：CN114203756A
公开(公告)日：2022-03-18
申请号：CN202111307961.3
申请日：2021-11-05
Applicant: 华中科技大学
IPC: H01L27/24 , H01L21/768 , H01L23/48 , H01L23/50 , H01L45/00
Abstract: 本发明公开了一种忆阻器单元与CMOS电路的后端集成结构及其制备方法，其中，忆阻器单元置于两层金属互连线中间并通过金属通孔与上下金属互连线连通，且忆阻器单元之上设置有刻蚀停止层，可以在刻蚀忆阻器单元的上通孔时对忆阻器结构形成有效保护，从而使金属通孔对接结构部分能够实现良好对接的同时不损伤忆阻器结构，能够在保证忆阻器性能的条件下实现忆阻器单元与CMOS电路的电学连接；本发明在标准CMOS工艺的基础上，采用后端工艺集成的方法，实现了忆阻器与CMOS电路的混合集成。通过本发明的方法，可以在仅增加少量几步工艺、两层版图的基础上在金属互连层制备实现高性能的忆阻器件，实现忆阻器与CMOS电路的互联并且不会对CMOS器件性能造成影响。
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