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公开(公告)号：CN114491519B
公开(公告)日：2022-06-21
申请号：CN202210337125.8
申请日：2022-04-01
Applicant: 北京智芯微电子科技有限公司 , 华中科技大学
Abstract: 本发明实施例提供一种检测信号的电路、方法及芯片，所述电路至少包括：延时单元及输出单元；所述延时单元包括第一链路和第二链路，所述第一链路的延时大于第二链路的延时，所述第一链路用于在待测信号经过时输出状态信号，所述第二链路用于在所述待测信号经过时输出采样脉冲；所述输出单元用于通过所述采样脉冲对所述状态信号进行采样得到采样信号。所述检测信号的电路成本低，无需时钟，能有效的感知外界环境变化，保证采集信号稳定有效。
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公开(公告)号：CN112988235B
公开(公告)日：2022-06-14
申请号：CN202110175906.7
申请日：2021-02-06
Applicant: 华中科技大学
Abstract: 本发明公开了一种高效率SHA‑3算法的硬件实现电路及方法，属于信息安全算法的电路实现领域。该电路包括：填充模块、运算模块、控制模块、截取模块；填充模块根据SHA‑3标准规定的“pad10*1”填充规则对输入数据进行填充；运算模块用于实现SHA‑3的轮函数，轮函数依次执行θ、ρ、π、χ、ι五个运算步骤，运用了展开因子为2的结构，缩短了运算所需周期，运用了两级流水线、两级子流水线的结构，提高了系统的最大频率；控制模块用于产生运算模块所需控制信号；截取模块用于截取所需长度的摘要进行输出。本发明的电路和实现方法能在较少的额外资源消耗下，极大地提高电路的吞吐量，从而达到高效率的SHA‑3硬件实现的目的。
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公开(公告)号：CN113762483A
公开(公告)日：2021-12-07
申请号：CN202111089929.2
申请日：2021-09-16
Applicant: 华中科技大学
Abstract: 本发明公开了一种用于心电信号分割的1D U‑net神经网络处理器，属于人工智能及心电分析领域，包括：卷积模块，包括N×S个PE组形成的阵列，每一PE组用于完成四输入两输出的Winograd快速卷积运算，每一PE组包括四个PE单元形成的两级流水线结构，对输入的一维心电信号和特征图进行卷积操作，并最终输出一维心电信号的分割结果；池化模块，对输入的特征图进行池化操作；上采样模块，对输入的特征图进行数据插值，以扩展特征图中特征信号的长度；拼接模块，将上采样模块处理前的特征图中的全局信号与上采样模块处理后的特征图中的局部信号进行融合，以扩充特征图中的特征信息。对心电信号进行准确的分割与分类，并减小硬件结构的资源消耗。
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公开(公告)号：CN113592067A
公开(公告)日：2021-11-02
申请号：CN202110804282.0
申请日：2021-07-16
Applicant: 华中科技大学
Abstract: 本发明公开了一种用于卷积神经网络的可配置型卷积计算电路，其中，计算控制模块对卷积层四重循环计算中的三重循环，即感受野内的循环、输入特征图间的循环和输出特征图间的循环进行展开，并将各循环进行卷积计算所需的像素数据和权值数据输入到卷积计算模块中；并将对应的偏置数据输入到加法树模块中；卷积计算模块分别在不同方向上对上述三重循环同时进行并行运算；加法树模块针对不同工作模式进行加法计算；其中，加法树模块包括单通道模式和多通道模式，计算控制模块可根据进行卷积计算的像素数据为单通道数据还是多通道数据随时切换加法树模块的工作模式，提升了针对单通道数据输入时电路资源的利用率，从而提高了卷积计算电路的运算效率。
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公开(公告)号：CN112463668B
公开(公告)日：2021-10-22
申请号：CN202011310989.8
申请日：2020-11-20
Applicant: 华中科技大学 , 浙江驰拓科技有限公司
Abstract: 本发明公开了一种基于STT‑MRAM的多通道高速数据访存结构，其特征在于，包括STT‑MRAM、高速总线、总线互联模块、多通道异步FIFO模块、通道仲裁器以及控制器；所述总线互联模块作为主机连接所述高速总线与所述多通道异步FIFO模块，通过调用所述高速总线来实现对所述STT‑MRAM的访问，完成所述多通道异步FIFO模块与STT‑MRAM之间的数据搬移；所述多通道异步FIFO模块用于缓存需要搬移的数据；所述通道仲裁器根据来自所述控制器的通道号，确定读写顺序和控制通道的转换；所述控制器用于产生访问所述STT‑MRAM的地址，同时接收来自连接着不同通道的设备的读写请求，并产生相应的通道号码输入给所述通道仲裁器。
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Patent Agency Ranking
公开(公告)号：CN112346703B
公开(公告)日：2021-10-22
申请号：CN202011326338.8
申请日：2020-11-24
Applicant: 华中科技大学 , 浙江驰拓科技有限公司
Abstract: 本发明公开了一种用于卷积神经网络计算的全局平均池化电路，包括累加器和移位寄存器，所述累加器用于对卷积层中每层的卷积运算结果进行累加，所述移位寄存器用于对所述累加器的累加结果进行移位操作，并在移位完成后向所述累加器输出复位信号。在进行全局平均池化层操作计算时，将累加器中输出的数据用简单的移位操作替代了除法操作得到全局平均池化层的计算结果，能够有效提高计算资源的利用率，加快整体系统的计算速度。
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公开(公告)号：CN110968544B
公开(公告)日：2021-10-08
申请号：CN201911154402.6
申请日：2019-11-22
Applicant: 华中科技大学 , 浙江驰拓科技有限公司
IPC: G06F15/78
Abstract: 本发明公开了一种基于嵌入式自旋转移力矩磁随机存储器的SoC存储系统，包括：存储器控制模块、eSTT‑MRAM；所述存储器控制模块用于分别采用三组存储器控制信号对eSTT‑MRAM进行取指、读写和程序下载操作，完成对eSTT‑MRAM的时分复用；所述eSTT‑MRAM用于使电流极化形成自旋电流，并通过自旋电流中的自旋电子将自旋矩传递给自由层的磁矩，使其依据自旋电流的方向而发生转动，实现写入信息“0”或“1”，存储速度快。通过将eSTT‑MRAM划分为更多的功能区，将不同类型的传统存储器在SoC中执行的功能集中在一片eSTT‑MRAM上，实现功能更复杂的单一存储系统，大大提高了系统的存储速度，减小了存储系统的面积。
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公开(公告)号：CN112988235A
公开(公告)日：2021-06-18
申请号：CN202110175906.7
申请日：2021-02-06
Applicant: 华中科技大学
Abstract: 本发明公开了一种高效率SHA‑3算法的硬件实现电路及方法，属于信息安全算法的电路实现领域。该电路包括：填充模块、运算模块、控制模块、截取模块；填充模块根据SHA‑3标准规定的“pad10*1”填充规则对输入数据进行填充；运算模块用于实现SHA‑3的轮函数，轮函数依次执行θ、ρ、π、χ、ι五个运算步骤，运用了展开因子为2的结构，缩短了运算所需周期，运用了两级流水线、两级子流水线的结构，提高了系统的最大频率；控制模块用于产生运算模块所需控制信号；截取模块用于截取所需长度的摘要进行输出。本发明的电路和实现方法能在较少的额外资源消耗下，极大地提高电路的吞吐量，从而达到高效率的SHA‑3硬件实现的目的。
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公开(公告)号：CN109637568A
公开(公告)日：2019-04-16
申请号：CN201811455850.5
申请日：2018-11-30
Applicant: 华中科技大学
IPC: G11C11/16
CPC classification number: G11C11/1673
Abstract: 本发明公开了一种对称参考单元型的读操作方法及读电路，采用了两个阻值分别为RL和RH的参考单元作为数据比较的依据。正负反馈相结合的结构在保证整体电路稳定的前提下有效增加了读电路的读出范围，提高了读操作的可靠性。蒙特卡洛仿真结果显示，当数据支路的MTJ为高阻态时，数据支路和两个参考支路的电压检测节点范围分别为：440.318～514.61mV，445.649～506.16mV，180.927～275.014mV；当数据支路的MTJ为低阻态时，数据支路和两个参考支路的电压检测节点范围分别为：271.142～389.693mV，256.649～399.283mV，444.124～512.517mV。通过本发明可以在读电流值较小的前提下大幅度增加了读电路的读出范围，可有效提高读操作的可靠性。
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公开(公告)号：CN102142100A
公开(公告)日：2011-08-03
申请号：CN201110087880.7
申请日：2011-04-08
Applicant: 华中科技大学
IPC: G06K19/077 , G06K7/00
Abstract: 本发明公开了一种高频无源RFID模拟前端电路，其结构为：保护电路和整流电路均与天线接口相连，它获取能量，存储在内部的一个大电容中，输出一个高电压到电源产生电路；电源产生电路连接到整流电路，它将输入的电压整合为适合电路内部工作的电平，输出接到复位电路，解调电路，时钟电路，调制电路，为它们提供电源；解调电路连接到天线接口，作用是解调出天线上接收到的信号，并将它输出；时钟电路连接到天线，作用是从天线上接收到的信号中恢复出时钟，输出时钟信号；复位电路连接到整流电路，它在上电和掉电时，都能进行复位。本发明通过接入接收天线和谐振电容后，能够完成RFID系统中的信号传输，且具有高可靠性，低成本等诸多优点。
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