-
公开(公告)号：CN113745110B
公开(公告)日：2024-01-23
申请号：CN202010466108.5
申请日：2020-05-28
Applicant: 北方集成电路技术创新中心(北京)有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 本申请提供一种半导体结构及其形成方法，所述形成方法包括：提供半导体衬底，所述半导体衬底上依次形成有栅介质层、栅极层；去除部分所述栅极层、栅介质层及半导体衬底，形成沟槽；在所述沟槽中形成绝缘层，所述绝缘层的顶面低于所述半导体衬底的顶面；向所述半导体衬底的侧壁注入离子，形成源极和漏极。采用本申请的形成方法可以节省光罩成本，减少工艺步骤，避免半导体结构水平方向上无效面积的增加，在同等性能的情况下，可以大幅度缩小器件尺寸。
-
公开(公告)号：CN114497048A
公开(公告)日：2022-05-13
申请号：CN202011153446.X
申请日：2020-10-26
Applicant: 北方集成电路技术创新中心(北京)有限公司
IPC: H01L27/11524 , H01L27/11529 , H01L27/11546
Abstract: 一种半导体结构及其形成方法，形成方法包括：提供基底；形成覆盖浮栅材料层、隔离结构和基底的控制栅材料层；图形化控制栅材料层和浮栅材料层，形成位于单元阵列区、第一过渡区和相邻选择栅区的控制栅，剩余浮栅材料层用于作为浮栅，浮栅和控制栅构成栅极结构；在栅极结构侧壁形成隔离侧墙，位于单元阵列区和第一过渡区的相邻栅极结构侧壁的隔离侧墙相接触；在基底、隔离侧墙和栅极结构上形成硅化物阻挡层，硅化物阻挡层暴露出单元阵列区、第一过渡区和相邻的选择栅区；在硅化物阻挡层露出的栅极结构顶部和基底顶面形成金属硅化物层。本发明实施例中第一过渡区的栅极结构和隔离侧墙作为金属层与基底的阻隔层，有利于增大金属硅化物工艺的窗口。
-
公开(公告)号：CN118841442A
公开(公告)日：2024-10-25
申请号：CN202411187051.X
申请日：2024-08-27
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 清华大学
IPC: H01L29/737 , H01L21/331
Abstract: 本申请公开了一种锗硅异质结双极晶体管及其制造方法，涉及半导体技术领域，特别涉及半导体器件及集成电路工艺设计和制造领域。本申请提供的锗硅异质结双极晶体管及其制造方法，能够使锗硅异质结双极晶体管露出多晶硅外基区部分侧壁从而为后续与锗硅外延内基区同步生长的锗硅连接基区腾出必要空间，并实现能够有效改善器件性能的凹陷锗硅连接基区或者凹陷多晶硅外基区结构，且本申请提供的锗硅异质结双极晶体管可以采用工艺难度和复杂度相对较低的工艺步骤制造，规避了现有技术中采用的很难控制的利用底部狭缝“掏底”各向同性腐蚀氮化硅侧墙的工艺步骤，从而可以有效改善相关集成电路工艺生产的重复性、均匀性、可控性以及可生产性。
-
公开(公告)号：CN114864399B
公开(公告)日：2024-08-20
申请号：CN202110153409.7
申请日：2021-02-04
Applicant: 北方集成电路技术创新中心(北京)有限公司
IPC: H01L21/335 , H01L29/739 , H01L29/423
Abstract: 一种半导体结构的形成方法，包括：在栅极结构的侧壁上形成侧墙；在第一器件区中，在栅极结构一侧的基底内形成源区，在栅极结构另一侧的基底内形成漏区，漏区与源区的掺杂类型不同；在基底、栅极结构以及侧墙上保形覆盖硅化物阻挡膜；去除位于第一器件区的硅化物阻挡膜，形成硅化物阻挡层；去除位于第一器件区靠近源区一侧的侧墙，暴露出第一器件区的源区与栅极结构之间的基底；在第一器件区的源区与栅极结构之间的基底内形成第一轻掺杂区；在源区和漏区与第一轻掺杂区的顶面形成金属硅化物层。本发明实施例降低在靠近源区一侧产生硅化物阻挡膜残留的几率，有利于金属硅化物层在第一轻掺杂区上更好地形成，提高TFET器件的分凝效果。
-
公开(公告)号：CN117673692A
公开(公告)日：2024-03-08
申请号：CN202211011677.6
申请日：2022-08-23
Applicant: 清华大学 , 北方集成电路技术创新中心(北京)有限公司
Abstract: 本申请公开了一种毫米波传输结构、毫米波封装天线及其制作方法，涉及通信技术领域。该毫米波传输结构包括：有机基板，包括：第一表面，其上设置有第一金属层；第二表面，其上设置有第二金属层；垂直于第一表面且贯穿有机基板的耦合槽，其侧壁镀铜且其内填充有介质材料；第一层压基板，设置于第一金属层上，其远离第一金属层的一侧表面布设有第一耦合微带线；第二层压基板，设置于第二金属层上，其远离第二金属层的一侧表面布设有第二耦合微带线；第一耦合微带线和第二耦合微带线通过耦合槽进行耦合。本申请采用的垂直开槽结构具有工作频率高、带宽宽、损耗低的优点，有助于突破有机基板封装天线馈电互连在超过100GHz时较难设计的瓶颈。
-
Patent Agency Ranking
公开(公告)号：CN116500721B
公开(公告)日：2023-10-24
申请号：CN202310766982.4
申请日：2023-06-27
Applicant: 北方集成电路技术创新中心(北京)有限公司
Abstract: 本申请提供半导体结构及其形成方法，所述半导体结构包括：SOI衬底，所述SOI衬底包括若干器件区和包围每个器件区的切割道区，所述SOI衬底上还包括第一介质层；位于所述第一介质层表面的第二介质层以及位于所述第二介质层中的第一波导结构，部分第一波导结构位于所述切割道区，任意相邻器件区的光路通过所述切割道区的第一波导结构连通。本申请提供一种半导体结构及其形成方法，通过设置于切割道区的第一波导结构实现全片光互连并且降低器件延迟和功耗。
-
公开(公告)号：CN113764529B
公开(公告)日：2023-07-04
申请号：CN202010492449.X
申请日：2020-06-03
Applicant: 北方集成电路技术创新中心(北京)有限公司
IPC: H01L29/788 , H01L29/423 , H01L21/336 , H10B41/30
Abstract: 本申请提供一种半导体结构及其形成方法，所述形成方法包括：提供半导体衬底，所述半导体衬底中形成有隔离结构，所述隔离结构的顶面低于所述半导体衬底的顶面，所述半导体衬底表面形成有依次设置的浮栅介质层、浮栅层和掩膜层；在所述半导体衬底表面和所述隔离结构表面形成牺牲层，且所述牺牲层的顶面低于所述浮栅层的顶面；去除所述掩膜层；在所述牺牲层表面以及所述浮栅层的侧壁和顶部形成控制栅介质层；在所述控制栅介质层表面形成控制栅。本申请提供的半导体结构及其形成方法可以显著降低因控制栅分割刻蚀工艺导致的半导体衬底和隔离结构的损失量。
-
公开(公告)号：CN116153906A
公开(公告)日：2023-05-23
申请号：CN202310321243.4
申请日：2023-03-29
Applicant: 北方集成电路技术创新中心(北京)有限公司
IPC: H01L23/532 , H01L23/528 , H01L21/768
Abstract: 本发明实施例公开了一种半导体结构及其制备方法、电子设备。该电子设备包括：衬底；硬质掩模板，所述硬质掩模板形成在所述衬底上；贯穿所述硬质掩模板并延伸至所述衬底的通孔，在所述通孔内填充有第一导体材料，第一导体材料经腐蚀回刻设定深度，以形成所述通孔的开口，在所述通孔的开口处形成有隔离层，所述隔离层覆盖在所述第一导体材料的边缘，所述第一导体材料暴露于所述隔离层的中部；以及第二导体材料，所述第二导体材料填充在所述隔离层的中部，在所述第一导体材料和所述第二导体材料之间设置有阻挡粘附层。
-
公开(公告)号：CN113764529A
公开(公告)日：2021-12-07
申请号：CN202010492449.X
申请日：2020-06-03
Applicant: 北方集成电路技术创新中心(北京)有限公司
IPC: H01L29/788 , H01L29/423 , H01L21/336 , H01L27/11521
Abstract: 本申请提供一种半导体结构及其形成方法，所述形成方法包括：提供半导体衬底，所述半导体衬底中形成有隔离结构，所述隔离结构的顶面低于所述半导体衬底的顶面，所述半导体衬底表面形成有依次设置的浮栅介质层、浮栅层和掩膜层；在所述半导体衬底表面和所述隔离结构表面形成牺牲层，且所述牺牲层的顶面低于所述浮栅层的顶面；去除所述掩膜层；在所述牺牲层表面以及所述浮栅层的侧壁和顶部形成控制栅介质层；在所述控制栅介质层表面形成控制栅。本申请提供的半导体结构及其形成方法可以显著降低因控制栅分割刻蚀工艺导致的半导体衬底和隔离结构的损失量。
-
公开(公告)号：CN119008674A
公开(公告)日：2024-11-22
申请号：CN202411187905.4
申请日：2024-08-27
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 清华大学
IPC: H01L29/737 , H01L21/331
Abstract: 本申请公开了一种锗硅异质结双极晶体管及其制造方法，涉及半导体技术领域，特别涉及半导体器件及集成电路工艺设计和制造领域。本申请提供的锗硅异质结双极晶体管及其制造方法，能够达到露出所述多晶硅外基区部分侧壁从而为后续与锗硅外延内基区同步生长的锗硅连接基区腾出必要空间的目的，并实现能够有效改善器件性能的凹陷锗硅连接基区结构，且本申请提供的锗硅异质结双极晶体管可以采用工艺难度和复杂度相对较低的工艺步骤制造，规避了背景技术中采用的很难控制的利用底部狭缝“掏底”各向同性腐蚀氮化硅侧墙的工艺步骤，从而可以有效改善相关集成电路工艺生产的重复性、均匀性、可控性和可生产性。
-
-
-
-
-
-
-
-
-
Search Results
30
records
(took 0.064 seconds)
