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公开(公告)号：CN106802848A
公开(公告)日：2017-06-06
申请号：CN201611187712.4
申请日：2016-12-20
Applicant: 北京计算机技术及应用研究所
IPC: G06F11/26
CPC classification number: G06F11/261 , G06F11/26
Abstract: 本发明公开了一种寄存器传输级N模冗余设计的半自动化验证方法，包括：对n模冗余的待验证平台的寄存器的输出进行检查；接收待验证平台的寄存器1‑n的输出值，判断寄存器1‑n的输出值是否相等，如相等则此步验证通过；定义二进制数值data；每个系统时钟给data的最低位加1，将data的n位的每一位分别赋给寄存器1‑n，待验证平台根据每个系统时钟的上升沿的寄存器1‑n的值，在每个系统时钟的下降沿，输出投票输出结果；在每个系统时钟，计算所有寄存器值为1和0的寄存器的数量，如寄存器值为1的寄存器较多，则a＝1，如寄存器值为0的寄存器较多，则令a＝0；检查待验证平台的投票输出结果是否等于a，数量最多的取值，如等于，则本步验证通过。
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公开(公告)号：CN117033176A
公开(公告)日：2023-11-10
申请号：CN202310832639.5
申请日：2023-07-08
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及一种基于多维关联规则挖掘的FPGA软件缺陷分析方法，属于FPGA验证技术领域。本发明结合数据挖掘和FPGA设计领域的知识，设计了一种基于多维关联规则挖掘的FPGA软件缺陷分析方法，该方法综合考虑规则检查结果、形式化验证结果与FPGA软件缺陷之间的相互关联关系，实现对潜在缺陷的全面分析和精确识别，提高FPGA软件缺陷分析速率，帮助改进FPGA代码的质量和可靠性。
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公开(公告)号：CN109086202B
公开(公告)日：2021-05-14
申请号：CN201810796986.6
申请日：2018-07-19
Applicant: 北京计算机技术及应用研究所
IPC: G06F11/36
Abstract: 本发明涉及一种基于关联规则的FPGA/IP核代码规则检查方法，涉及FPGA/IP核验证技术领域。本发明的方法效率高、自动化程度高。测试人员在使用代码规则检查工具针对代码完成初步的规则检查，得到违反工具内部语法规则的检查结果之后，即可利用自动化的数据分析脚本与关联规则进行匹配，对检查结果进行分析，给出代码存在缺陷情况的判断，而不需要人工对每一条工具结果进行详细的分析、判断。本发明的方法可靠性好。代码规则检查过程依赖于代码规则检查工具以及已确认的代码缺陷数据，仅在最后一步经过测试人员的人工确认，尽可能避免引入人为操作，有效减少了因测试人员水平有限、精力不足等人为因素导致的缺陷误报、漏报情况，得到更可靠的代码规则检查结果。
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公开(公告)号：CN106802848B
公开(公告)日：2019-06-18
申请号：CN201611187712.4
申请日：2016-12-20
Applicant: 北京计算机技术及应用研究所
IPC: G06F11/26
Abstract: 本发明公开了一种寄存器传输级N模冗余设计的半自动化验证方法，包括：对n模冗余的待验证平台的寄存器的输出进行检查；接收待验证平台的寄存器1‑n的输出值，判断寄存器1‑n的输出值是否相等，如相等则此步验证通过；定义二进制数值data；每个系统时钟给data的最低位加1，将data的n位的每一位分别赋给寄存器1‑n，待验证平台根据每个系统时钟的上升沿的寄存器1‑n的值，在每个系统时钟的下降沿，输出投票输出结果；在每个系统时钟，计算所有寄存器值为1和0的寄存器的数量，如寄存器值为1的寄存器较多，则a＝1，如寄存器值为0的寄存器较多，则令a＝0；检查待验证平台的投票输出结果是否等于a，数量最多的取值，如等于，则本步验证通过。
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