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公开(公告)号：CN119322761A
公开(公告)日：2025-01-17
申请号：CN202411319297.8
申请日：2024-09-22
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及一种基于FPGA的PCIe和SRIO接口通道数据转换系统及方法，属于数据转换技术领域。本发明兼容多种数据传输格式，使其不依赖于传输数据中的报文格式；并通过对传输头中的保留字段添加自定义的首包、中间包、尾包标志，实现对多种数据传输格式的支持，省略解析原本报文中的报文信息，减少了数据传输中的时间损耗，传输速率可达最大链路可支持速率的80％；且SRIO通道灵活，可支持多个单路SRIO接口通道。
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公开(公告)号：CN118427827A
公开(公告)日：2024-08-02
申请号：CN202410245544.8
申请日：2024-03-05
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及一种可信度量安全增强电路，属于可信计算技术领域。本发明的增强电路包括：CPLD逻辑电路、TCM可信模块、硬件与门、CPU处理器。CPLD逻辑电路控制CPU的上电，TCM可信模块获取固件的度量值并进行开机的主动度量，硬件与门的输入信号为CPLD释放的复位信号和TCM度量信号，当两者都为高电平时，输出为高电平。本发明的方法避免了原来单一控制因素使信任链不安全，即只需CPLD释放CPU冷复位信号即可使CPU正常工作，从而造成如果人为更改CPLD使其不经TCM通知即释放CPU冷复位造成的主动度量过程被旁路。
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公开(公告)号：CN113779320B
公开(公告)日：2024-02-27
申请号：CN202110947466.2
申请日：2021-08-18
Applicant: 北京计算机技术及应用研究所
IPC: G06F16/901 , G06F16/9032 , G06F16/23
Abstract: 本发明涉及一种表项存储地址冲突的解决方法，涉及数据通信技术领域。本发明在配置新增表项时，先用表项关键字缩位计算表项地址，如果地址空闲，直接将表项写入该地址；如果地址被占用，则可能发生了地址冲突，此时读取存储器中表项内容，判断表项内容中的关键字缩位计算得到的地址，是否是表项当前存放的地址，如果是，则判定发生地址冲突，将新增表项通过链表的方式链接到存储器中；如果表项内容中的关键字缩位计算得到的地址，与该表项地址不一致，则将新增表项写入该地址，而将原表项移到另一空闲地址，然后更新原表项链表中“下一个表项地址”字段。本发明既不增加表项存储空间，又能解决表项存储地址冲突问题，同时还能维持较好的处理性能。
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公开(公告)号：CN115665000A
公开(公告)日：2023-01-31
申请号：CN202211275635.3
申请日：2022-10-18
Applicant: 北京计算机技术及应用研究所
IPC: H04L43/08 , H04L43/0823 , H04L43/50
Abstract: 本发明涉及一种基于100G/400GPRBS测试验证链路实现的高速串行总线链路测试方法，属于链路测试技术领域。本发明采取了一种将并行串行思想相结合的方式，使PRBS测试验证链路实现简单，且时序较好，且该PRBS测试验证链路码型随机，符合链路传输要求，但是又有规律，因此可以利用该PRBS测试验证链路进行高速串行总线的链路测试。
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公开(公告)号：CN113346978B
公开(公告)日：2022-07-12
申请号：CN202110563176.8
申请日：2021-05-24
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及一种异步串行LVDS高速稳定传输系统及方法，涉及数据传输技术领域。本发明在发送端对数据流用多项式进行加扰操作，使数据更具有随机性，对数据流用8b/10b编码，保证传输过程中0和1的平衡，通过控制字动态调整接收数据延迟和相位，能够保证接收数据的时序正确性，从而能够保证接收端采样数据的稳定性，利用本发明的异步串行LVDS高速稳定传输系统实现的LVDS接口链路速度最高达1.25G/s。
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