一种基于eclipse的flash烧写方法、插件和系统

    公开(公告)号:CN106775855B

    公开(公告)日:2020-05-19

    申请号:CN201611117877.4

    申请日:2016-12-07

    Abstract: 本发明公开了一种基于eclipse的flash烧写方法、插件和系统,其中,所述方法包括:确定第一初始化信息和第二初始化信息;第一初始化信息包括:调试支持单元DSU的串口号和波特率、处理器的型号、以及存储器控制寄存器的配置值;第二初始化信息包括:通信串口号和波特率;根据第一初始化信息对处理器进行初始化;在处理器初始化完成之后,根据第二初始化信息,对上位机和下位机进行握手测试;在握手成功后,根据烧写配置信息,将待烧写数据下载并烧写到下位机的flash中;烧写配置信息包括:flash的位宽、型号和擦除区域。通过本发明解决了现有flash烧写方式存在的烧写难度大、操作繁琐、效率低和通用性差的问题。

    一种外部存储器校验位的可观测性方法

    公开(公告)号:CN106528359B

    公开(公告)日:2019-07-23

    申请号:CN201611073972.9

    申请日:2016-11-29

    Abstract: 本发明公开了一种外部存储器校验位的可观测性方法,包括:从外部存储器中获取待观测存储对象对应的第一校验位;其中,所述待观测存储对象位于所述外部存储器的观测有效区域;将所述第一校验位保存在本地;调用观测程序,读取保存在本地的第一校验位,将所述第一校验位作为可观测校验位输出;其中,所述观测程序位于所述外部存储器内、所述观测有效区域之外。通过本发明避免了观测程序本身携带的校验位对待观测存储对象对应的第一校验位的覆盖,实现了对校验位的实时观测,降低了成本。

    一种用于EDAC验证的可配置存储器验证系统

    公开(公告)号:CN109669802A

    公开(公告)日:2019-04-23

    申请号:CN201811347608.6

    申请日:2018-11-13

    Abstract: 本发明公开了一种用于EDAC验证的可配置存储器验证系统,包括控制单元、校验码计算单元、地址计算单元、存储单元。控制单元用于进行存储单元中数据和校验码的初始化以及控制整个存储器验证模型的读写访问功能,校验码计算单元用于计算产生初始数据对应的初始校验码,地址计算单元用于计算初始校验码存储地址,存储单元用来存储数据和校验码;本发明能够解决存储器控制器EDAC功能验证时,不使用软件计算产生校验码,简化了验证过程,优化了验证流程,大量节省了验证时间,降低了工作难度。

    一种时间确定的多路高速总线通道及共享接口

    公开(公告)号:CN109656851A

    公开(公告)日:2019-04-19

    申请号:CN201811347595.2

    申请日:2018-11-13

    Abstract: 本发明公开了一种时间确定的多路高速总线通道及共享接口,包括多个高速总线通道模块、通道控制模块、仲裁模块、主状态机模块和共享接口。各个高速总线通道均通过唯一的共享接口与外部交互,仲裁模块依据公平仲裁算法和时间片定时策略选择高速总线通道,实现多通道、多类型总线与共享接口之间的数据传输。本发明避免了每个通道对应一个接口的数据传输冲突问题,实现了多通道数据的高效传输,提高了高速总线通道的利用率,降低了系统应用的复杂度。同时采取公平仲裁机制和时间片定时策略,提高了数据传输效率和时间确定性。

    一种基于AXI协议的多层次低延迟互连结构

    公开(公告)号:CN109634900A

    公开(公告)日:2019-04-16

    申请号:CN201811347593.3

    申请日:2018-11-13

    CPC classification number: G06F13/423

    Abstract: 本发明涉及一种基于AXI协议的多层次低延迟互连结构,包括高吞吐低延迟片上总线互连单元和核间总线互连单元,包含了AMBA多层次互连结构、AMBA从设备接口、AMBA主设备接口、AXI2AHB桥、AXI2AXI桥、AHB2APB桥以及AHBLite2AXI桥等多个转换桥。其中片上总线是负责内核与系统外设及高性能加速单元之间通信的多层次、低延迟总线互连单元;核间总线是处理多核之间互连通信的高吞吐、低延迟总线互连单元。本发明通过超时管理机制、加入虚拟多通道复用设计等技术,利用多层次总线互连结构,有效的提高了数据传输吞吐率,降低了传输延迟,同时兼顾了可靠性等性能。

    一种基于可配置技术的定点运算加速单元

    公开(公告)号:CN108196881A

    公开(公告)日:2018-06-22

    申请号:CN201711252124.9

    申请日:2017-12-01

    Abstract: 本发明公开了一种基于可配置技术的定点运算加速单元,包括:第一输入端口fifo1、第二输入端口fifo2、可配置寄存器组、控制运算逻辑模块、结果选择器和结果输出单元;可配置寄存器组中包括:配置寄存器和至少一个数据寄存器;控制运算逻辑模块包括:至少一个运算器和至少一个选择器;fifo1和fifo2分别用于接收外部输入数据;至少一个数据寄存器用于对数据进行存储;配置寄存器用于生成运算用的配置信息;控制运算逻辑模块用于根据配置信息控制执行相应的运算,得到运算结果;结果选择器用于选择对应的运算结果;结果输出单元用于将选择的运算结果输出。通过本发明在提高计算能效的同时保证了计算的灵活性。

    处理器浮点单元前导零数量的超前运算方法及系统

    公开(公告)号:CN108052307A

    公开(公告)日:2018-05-18

    申请号:CN201711207258.9

    申请日:2017-11-27

    Abstract: 本发明公开了一种处理器浮点单元前导零数量的超前运算方法及系统。其中,该方法包括译码运算,得到每8位数据的前导零个数:将数据位为8n位数据A[8n‑1:0]按照从高位到低位的顺序依次分为8位一组,分别通过n个8‑4译码器译出n个8位数据中前导零的个数Bm[3:0];其中,Bm表示第m组8位数据的前导零个数,m=1~n,n=1~8;通过三级中的每一级的超前运算和逻辑判断得到数据A[8n‑1:0]的前导零个数,每一级中会对输入数据进行两两分对,各对之间并行开展运算;其中,n为奇数时,最后一对只有一个输入数据。本发明解决了多组数据累加耗时较长的问题,达到了快速给出前导零数量的效果。

    微处理器内嵌SRAM多位异向单粒子翻转的测试方法及系统

    公开(公告)号:CN107886990A

    公开(公告)日:2018-04-06

    申请号:CN201711076760.0

    申请日:2017-11-06

    CPC classification number: G11C29/08 G11C29/56

    Abstract: 微处理器内嵌SRAM多位异向单粒子翻转的测试方法及系统,向所述SRAM全部地址写入测试码,回读所述SRAM得到回读值,执行回读值非与测试码、测试码非与回读值操作,采用N=N&(N-1)算法求得两次与操作结果二进制码中“1”的个数,并分别累加,向被测地址复写原始测试码。测试所述SRAM下一地址,直至遍历所述SRAM全部地址。重复回读所述SRAM全部地址,直至两个累加结果之和达到预设翻转值或辐照总注量达到预设注量,结束试验。最终的两个累加结果分别表示“1”到“0”翻转数、“0”到“1”翻转数,二者之和表示单粒子翻转总数。本发明创新地实现了多位异向单粒子翻转的测试功能,通过增加翻转复写步骤,有效地提高了测试准确度,且简化了试验过程。

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