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公开(公告)号：CN109473481A
公开(公告)日：2019-03-15
申请号：CN201811050917.7
申请日：2018-09-10
Applicant: 北京大学
IPC: H01L29/786
CPC classification number: H01L29/78606
Abstract: 本发明实施例提供一种基于FDSOI的gg-NMOS器件，包括：漏区、沟道区、P型衬底、埋氧区及N阱注入区；埋氧区形成于P型衬底的上部，漏区及沟道区形成于埋氧区的上部；N阱注入区形成于P型衬底的上部且N阱注入区与埋氧区连接，N阱注入区与沟道区的耦合面积大于零；静电输入端分别与N阱注入区及漏区连接。本发明实施例通过在P型衬底上形成N阱注入区，并将N阱注入区与漏区相连接，能够减小触发电压，从而满足FDSOI工艺下内部核心电路的ESD设计窗口，提供有效的ESD保护。并且，可以通过移动N阱注入区边界的位置来改变N阱注入区与沟道区的耦合面积，从而实现对触发电压的调节，从而满足不同的ESD防护需求。
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公开(公告)号：CN109309129A
公开(公告)日：2019-02-05
申请号：CN201811071202.X
申请日：2018-09-14
Applicant: 北京大学
IPC: H01L29/786 , H01L23/64
Abstract: 本发明实施例提供了一种基于FDSOI的gg-NMOS器件，包括：P型衬底、埋氧层、源极、漏极、栅极和外接电阻；外接电阻的一端与漏极连接，在外接电阻与漏极之间接入静电输入端，外接电阻的另一端与P型衬底连接；P型衬底的表面上一侧形成有埋氧层，在埋氧层的表面上形成有源极和漏极，源极和漏极之间形成的沟道上形成有栅极，栅极与源极均接地。本发明实施例提供的基于FDSOI的gg-NMOS器件，在静电输入端与P型衬底之间接入外接电阻，可以通过不同阻值的外接电阻确定合适的触发电压以满足不同ESD防护的需求。相比于现有技术中存在的基于FDSOI的gg-NMOS器件，可以实现更低的触发电压，节约了成本。
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公开(公告)号：CN104392983B
公开(公告)日：2017-02-15
申请号：CN201410637764.1
申请日：2014-11-06
Applicant: 北京大学
IPC: H01L23/60
Abstract: 本发明涉及集成电路芯片静电放电保护电路领域，尤其涉及一种利用瞬态触发的、维持电压可调的ESD保护电路。该维持电压可调的静电放电保护电路包括瞬态触发模块以及泄放器件可控硅，所述维持电压可调的静电放电保护电路还包括，维持电压调节模块；所述维持电压调节模块，与所述可控硅相连，包括：电阻R2、电容C2、反相器INV1、以及PMOS晶体管Mp1和MP2。本文提供的维持电压可调的静电放电保护电路，能够保证芯片在非工作状态时，维持电压大大低于电源电压，以更充分地泄放静电电荷；芯片在工作状态时，维持电压大于电源电压，以避免闩锁效应。
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公开(公告)号：CN105552076A
公开(公告)日：2016-05-04
申请号：CN201610041940.4
申请日：2016-01-21
Applicant: 北京大学
IPC: H01L27/02 , H01L29/06 , H01L21/822
CPC classification number: H01L27/0248 , H01L21/822 , H01L29/0684
Abstract: 本发明公开了一种二极管辅助触发的可控硅器件及其制造方法、集成电路，该器件包括：依次设置在P型衬底上的第一P+注入区，第一N+注入区和至少两个N阱区，每一N阱区内均设置有靠近所述第一P+注入区的第二P+注入区和远离所述第一P+注入区的第二N+注入区；还包括：金属互联区，用于连接相邻的N阱区内的第二N+注入区和第二P+注入区；第二P+注入区在P型衬底表面形成的图形的面积不全相等且均不大于第一P+注入区在P型衬底表面形成的图形的面积；第二N+注入区在P型衬底表面形成的图形的面积不全相等且均不大于第一N+注入区在P型衬底表面形成的图形的面积。该DTSCR器件在不增加版图面积的基础上降低了泄露电流，缩短了DTSCR器件在VF-TLP测试中的开启时间。
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Patent Agency Ranking
公开(公告)号：CN105448908A
公开(公告)日：2016-03-30
申请号：CN201510984780.2
申请日：2015-12-24
Applicant: 北京大学
IPC: H01L27/02
CPC classification number: H01L27/0259
Abstract: 本发明公开了一种硅控整流器，包括：P型衬底，所述P型衬底上从左到右依次设有第一N阱区、第二N阱区、第三N阱区、第四N阱区以及第五N阱区；所述第一N阱区、所述第二N阱区、所述第三N阱区、所述第四N阱区以及所述第五N阱区依次连接；其中，在五个N阱区中有两个相邻的N阱区之间的导电区的长度可调。本发明提出的硅控整流器通过改变两个相邻N阱区之间的导电区的长度，以改变两个二极管之间的距离，从而改变整体结构的触发电压，实现触发电压的有效调节，进而满足不同ESD防护的要求；同时，由于二极管的个数未发生变化，故在相同的工作电压下漏电流相同，并不会因为触发电压的降低而引起漏电流的增加。
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公开(公告)号：CN104392989A
公开(公告)日：2015-03-04
申请号：CN201410638547.4
申请日：2014-11-06
Applicant: 北京大学
Abstract: 本发明涉及集成电路芯片静电放电保护技术领域，尤其涉及一种基于可控硅作为泄放器件的ESD保护电路。该ESD保护电路包括泄放器件可控硅，以及PMOS晶体管MP；其中，所述PMOS晶体管MP的源极与正向偏置的二极管D2的n端相连，所述PMOS晶体管MP的漏极接地，所述PMOS晶体管MP的栅极与电源管脚VDD相连；其中，二极管D1、所述可控硅的寄生三极管Qpnp的发射极-基极正偏二极管、所述可控硅的寄生电阻Rn、所述二极管D2以及所述PMOS晶体管MP构成所述直流触发模块。本发明提供的直流触发基于可控硅的ESD保护电路，在芯片正常工作时有效的减少了漏电流；在ESD冲击来临时，可控硅作为泄放器件仍能有效触发。
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公开(公告)号：CN104051505A
公开(公告)日：2014-09-17
申请号：CN201410283340.X
申请日：2014-06-23
Applicant: 北京大学
CPC classification number: H01L29/7816 , H01L23/60 , H01L29/0684
Abstract: 本发明涉及集成电路的静电放电保护技术领域，尤其涉及一种LDMOS ESD器件。本发明的LDMOS ESD器件在源漏区的下方引入P+掺杂区，使得在LDMOS ESD器件获得更高的二次击穿电流。当ESD冲击发生时，寄生的晶体管作为主要静电放电器件，使得新型LDMOS ESD器件的单位面积静电放电电流增大，从而获得高的ESD保护水平。另外，本发明的LDMOS ESD器件的触发电压由LDMOS晶体管P+掺杂层的引入，实现了触发电压可调节。
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公开(公告)号：CN109473481B
公开(公告)日：2020-11-03
申请号：CN201811050917.7
申请日：2018-09-10
Applicant: 北京大学
IPC: H01L29/786
Abstract: 本发明实施例提供一种基于FDSOI的gg‑NMOS器件，包括：漏区、沟道区、P型衬底、埋氧区及N阱注入区；埋氧区形成于P型衬底的上部，漏区及沟道区形成于埋氧区的上部；N阱注入区形成于P型衬底的上部且N阱注入区与埋氧区连接，N阱注入区与沟道区的耦合面积大于零；静电输入端分别与N阱注入区及漏区连接。本发明实施例通过在P型衬底上形成N阱注入区，并将N阱注入区与漏区相连接，能够减小触发电压，从而满足FDSOI工艺下内部核心电路的ESD设计窗口，提供有效的ESD保护。并且，可以通过移动N阱注入区边界的位置来改变N阱注入区与沟道区的耦合面积，从而实现对触发电压的调节，从而满足不同的ESD防护需求。
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公开(公告)号：CN110350025A
公开(公告)日：2019-10-18
申请号：CN201910573915.4
申请日：2019-06-28
Applicant: 北京大学
Abstract: 本发明实施例提供一种基于FDSOI的gc-NMOS器件，该器件包括：N阱注入区和P阱注入区设置于P型衬底之上，N阱注入区和P阱注入区在P型衬底上的接触位置可调，埋氧区设置于所述N阱注入区和P阱注入区之上，漏区和源区均设置于埋氧区上，漏区和源区之间设置有沟道，沟道上设置金属栅区，源区上设置第一金属区，第一金属区接地，金属栅区与外接电阻的一端连接，外接电阻的另一端接地，外接电阻的可调电阻。本发明通过对外接电阻阻值大小以及埋氧区下方N阱注入区与P阱注入区接触位置的改变实现对触发电压的调节，从而能进一步降低触发电压，满足不同的ESD防护需求。
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