公开(公告)号：CN116804977A

公开(公告)日：2023-09-26

申请号：CN202310657156.6

申请日：2023-06-05

Applicant: 之江实验室 ,  中国科学院计算技术研究所

Inventor： 张洁 ,  周珏磊 ,  王郁杰 ,  王颖 ,  王小航 ,  韩银和

IPC: G06F15/163

Abstract: 本申请涉及一种片间数据传输系统及片间数据传输方法，该系统包括路由模块、流量控制电路和片间通道模块，所述路由模块包括发送路由和接收路由，所述流量控制电路分别与所述发送路由、所述接收路由连接，所述片间通道模块与所述流量控制电路连接；所述片间通道模块用于接收所述发送路由发送的数据段并转发至片外，以及接收所述片外的数据段并转发至所述接收路由；所述流量控制电路用于缓存所述数据段，并根据信用阈值控制所述接收路由接收的数据段的数量，保证了缓存空间的剩余可缓存数据段的数量及时被上游发送方所知，解决了相关技术中存在的流量控制机制对数据传输的控制不精确，导致丢失数据分组的问题。

公开(公告)号：CN110147879A

公开(公告)日：2019-08-20

申请号：CN201910264756.X

申请日：2019-04-03

Applicant: 中国科学院计算技术研究所

Inventor： 韩银和 ,  闵丰 ,  许浩博 ,  王颖 ,  王郁杰

IPC: G06N3/063 ,  G06F16/245

Abstract: 本发明提供一种用于神经网络处理器的激活装置及处理器。所述激活装置，包括：存储有自变量值与一种激活函数类型的函数值之间的对应关系的查找表单元、激活控制单元、查找预处理单元、查找后处理单元，其中，所述激活控制单元，用于根据当前选择的激活函数类型，产生针对查找表预处理单元、查找后处理单元的控制信号；所述查找预处理单元，用于根据所述控制信号以及待激活的神经元值x，得到待查值；所述查找表单元，用于从其存储的自变量与其激活函数值之间的对应关系中找到与所述待查值匹配的函数值，以作为查找值；所述查找后处理单元，用于根据所述控制信号以及所述查找值，得到对所述待激活的神经元值x的激活结果。

公开(公告)号：CN119720747A

公开(公告)日：2025-03-28

申请号：CN202411746281.5

申请日：2024-12-02

Applicant: 中国科学院计算技术研究所

Inventor： 李敬轩 ,  李福平 ,  王郁杰 ,  王颖 ,  王梦迪 ,  李苍源 ,  韩银和

IPC: G06F30/27 ,  G06N3/126 ,  G06F111/06

Abstract: 本发明提供了一种芯粒选型方法，包括：S1、获取按照指定的芯粒库规范构建的数据形式的芯粒库，其含有多种芯粒及其描述文件；S2、获取待加速的应用，获取应用，利用语义匹配规则将应用转化成任务数据流图，其包括算子及其依赖关系；S3、根据所述芯粒库和任务数据流图，为应用基于多种芯粒组合中的每种芯粒组合分别进行多次分组映射及计算每个任务分组映射方案的性能指标，根据任务分组映射方案的性能指标确定最优的芯粒组合，其中，任务分组映射方案包括多条映射关系，每条映射关系包括应用内的一个算子、该算子的分组序号以及为该算子所分配的运算芯粒。本发明方法可提升芯粒集成系统的选型效率和质量，并且减少人工选型的时间开销以及成本。

公开(公告)号：CN118350337A

公开(公告)日：2024-07-16

申请号：CN202410460021.5

申请日：2024-04-17

Applicant: 中国科学院计算技术研究所

Inventor： 周珏磊 ,  王郁杰 ,  李福平 ,  王梦迪 ,  王颖 ,  韩银和

IPC: G06F30/392 ,  G06F30/394 ,  G06F30/398 ,  G06F115/08

Abstract: 本发明实施例提供了一种芯粒系统的设计方法，包括：步骤S1、对一组设计核图进行芯粒化，得到一组芯粒系统和一组芯粒模板，每个芯粒系统包括多个芯粒实例及其之间的通信关系构成的芯粒间通信图，每个芯粒实例采用所述一组芯粒模板中的一种芯粒模板构建；步骤S2、为所述一组芯粒系统中的每个所述芯粒系统的芯粒实例的空间布局进行布局规划，得到一组优化布局；步骤S3、根据所述一组优化布局、一组芯粒模板、一组芯粒间通信图、用户指定的各芯粒模板的设计参数、预设的优化目标和预设的多个约束，确定一组芯粒模板和一组芯粒系统的设计结果。

公开(公告)号：CN116627894B

公开(公告)日：2023-10-20

申请号：CN202310893529.X

申请日：2023-07-20

Applicant: 之江实验室 ,  中国科学院计算技术研究所

Inventor： 周珏磊 ,  苗田 ,  王郁杰 ,  王颖 ,  王小航 ,  韩银和

IPC: G06F15/78

Abstract: 本申请涉及一种介质访问控制层、通信方法和系统，其中，介质访问控制层包括：数据链路协议桥模块，用于建立所述片内通信接口和所述片间通信接口之间的逻辑数据链路；介质访问控制器模块，用于将所述片内通信接口数据编码为所述片间通信接口的规格所对应的帧数据，并将所述帧数据传输至所述片间通信接口；配置模块，用于接收并解析所述数据链路协议桥模块传输的配置包，以配置所述片间通信接口。本申请解决了介质访问控制层无法兼容市面上的各种不同规格的片间通信接口，导致无法复用的问题。

公开(公告)号：CN116090531A

公开(公告)日：2023-05-09

申请号：CN202310072085.3

申请日：2023-01-13

Applicant: 中国科学院计算技术研究所

Inventor： 闵丰 ,  李懂 ,  韩银和 ,  许浩博 ,  王颖 ,  王郁杰

IPC: G06N3/067 ,  G06N3/0464

Abstract: 本发明提供了一种能对非极大值抑制处理加速的神经网络加速器，所述加速器包括非极大值抑制模块，其中，所述非极大值抑制模块包括：候选边框输入单元，其用于在每种预测类别下按类别置信度由高到低的顺序输入需要进行非极大值抑制处理的候选的边框；边框存储单元，其用于存储候选边框单元输入的首个边框以及新目标的边框；边框交并比运算单元，其用于进行交并比运算以得到交并比值；交并比对比单元，其用于将边框交并比运算单元获得的交并比值与预设的交并比阈值进行对比以确定当前输入的边框是否为新目标的边框；边框处理单元，其用于将新目标的边框作为满足预定要求的边框存入边框存储单元，并通知候选边框输入单元输入下一个候选的边框。

公开(公告)号：CN112132272A

公开(公告)日：2020-12-25

申请号：CN202010999082.0

申请日：2020-09-22

Applicant: 中国科学院计算技术研究所

Inventor： 韩银和 ,  许浩博 ,  闵丰 ,  王郁杰 ,  王颖

IPC: G06N3/063

Abstract: 本发明提供了一种神经网络的计算装置、处理器和电子设备，其中，计算装置包括：逻辑运算电路和通路选择模块；所述通路选择模块，用于根据接收的神经网络中的计算元素所占用的位宽控制所述逻辑运算电路包括的多个计算电路中的一个计算电路导通；所述逻辑运算电路，用于基于所述导通的计算电路对所述计算元素进行运算，获得所述计算元素对应的计算结果。通过根据计算元素占用的位宽不同，控制逻辑运算电路导通不同的计算电路，实现可对不同位宽的计算元素进行计算，应用到神经网络的计算中，可实现对二值神经网络和三值神经网络的计算，实现了对二值神经网络和三值神经网络的运算加速。

公开(公告)号：CN118586345A

公开(公告)日：2024-09-03

申请号：CN202410628587.4

申请日：2024-05-21

Applicant: 中国科学院计算技术研究所

Inventor： 韩银和 ,  刘悦 ,  许浩博 ,  闵丰 ,  王颖 ,  王郁杰

IPC: G06F30/392 ,  G06F30/398

Abstract: 提供一种芯片系统，由多个芯粒互联构成，其中，每个芯粒包括一个芯粒间路由模块，每个芯粒与相邻芯粒通过各自的所述芯粒间路由模块连接通信；所述芯粒间路由模块包括：与第一方向相对应的第一端口，与第二方向相对应的第二端口，与第三方向相对应的第三端口以及与第四方向相对应的第四端口，其中所述第二方向与所述第一方向垂直，所述第三方向与所述第一方向相反，所述第四方向与所述第二方向相反；其中，所述芯粒间路由模块包括寄存器配置模块，用于动态配置数据路由方式和数据传输路径。

公开(公告)号：CN118446265A

公开(公告)日：2024-08-06

申请号：CN202410526918.3

申请日：2024-04-29

Applicant: 中国科学院计算技术研究所

Inventor： 尹宇晨 ,  王梦迪 ,  王郁杰 ,  王颖 ,  韩银和

IPC: G06N3/063

Abstract: 本发明提供一种神经网络加速器的设计方法以及装置，所述方法包括：根据硬件模板和硬件设计约束生成硬件设计空间，该硬件设计空间包括多个硬件设计实例；其中，每个硬件设计实例包括用于处理不同的数据流的多个子加速器，每个子加速器由多个芯粒构成；以及针对硬件设计实例：根据确定输入的任务负载模型中每个算子在该硬件设计实例的单个子加速器上的最优调度策略；根据所述最优调度策略和所述任务负载模型，确定将任务负载模型中各个算子映射至该硬件设计实例的各子加速器的最优映射策略；评估各个硬件设计实例对应的最优调度策略和最优映射策略的性能代价，从中选出最优的硬件设计实例。本发明可以改善神经网络加速器的硬件设计效率。

公开(公告)号：CN117313811A

公开(公告)日：2023-12-29

申请号：CN202311271368.7

申请日：2023-09-28

Applicant: 中国科学院计算技术研究所

Inventor： 闵丰 ,  代子琛 ,  韩银和 ,  许浩博 ,  王颖 ,  王郁杰

IPC: G06N3/063 ,  G06F7/57 ,  G06T17/00 ,  G06T15/00

Abstract: 本发明提供一种用于图像处理的神经网络加速器装置，所述装置包括：乘累加运算模块，其配置有多个矩阵运算单元，用于进行连续乘累加运算；数据存储模块，其被配置为多级存储结构，用于对数据进行分层多级存储并进行数据共享；数据管理模块，用于进行运算数据的调用与存储空间的分配；通用处理器，用于进行外参矩阵求解运算；辅助运算模块，用于进行乘累加运算、外参矩阵求解运算以外的其他不能分解的运算。本发明将特征点匹配、深度预测以及深度融合三个运算载荷大的运算主体分配给三个矩阵运算单元，并对运算时间、算子比例进行合理分配，可使各单元运算互不干扰，达到三级流水线的并行处理效果，提升加速器针对图像处理的高效性与兼容性。