公开(公告)号：CN118019356A

公开(公告)日：2024-05-10

申请号：CN202311628133.9

申请日：2023-11-30

Applicant: 中国科学院计算技术研究所

Inventor： 苗田 ,  王郁杰 ,  王梦迪 ,  王颖 ,  韩银和

IPC: H10B80/00 ,  H01L25/065 ,  H01L23/538 ,  H01L21/60 ,  H01L21/50

Abstract: 本发明提出一种芯片、芯片制备方法，该芯片包含：一基板，由拼接分布的多个DRAM模块构成，每一所述DRAM模块为单层或多层DRAM；多个逻辑模块，每一所述所述DRAM模块配置至少一所述逻辑模块，放置于所述DRAM基板上层。本发明将多个DRAM模块拼接直接作为逻辑模块互联的基板，能够充分利用DRAM模块本身易实现的多层结构实现逻辑模块高密度、低延时互联。

公开(公告)号：CN119720747A

公开(公告)日：2025-03-28

申请号：CN202411746281.5

申请日：2024-12-02

Applicant: 中国科学院计算技术研究所

Inventor： 李敬轩 ,  李福平 ,  王郁杰 ,  王颖 ,  王梦迪 ,  李苍源 ,  韩银和

IPC: G06F30/27 ,  G06N3/126 ,  G06F111/06

Abstract: 本发明提供了一种芯粒选型方法，包括：S1、获取按照指定的芯粒库规范构建的数据形式的芯粒库，其含有多种芯粒及其描述文件；S2、获取待加速的应用，获取应用，利用语义匹配规则将应用转化成任务数据流图，其包括算子及其依赖关系；S3、根据所述芯粒库和任务数据流图，为应用基于多种芯粒组合中的每种芯粒组合分别进行多次分组映射及计算每个任务分组映射方案的性能指标，根据任务分组映射方案的性能指标确定最优的芯粒组合，其中，任务分组映射方案包括多条映射关系，每条映射关系包括应用内的一个算子、该算子的分组序号以及为该算子所分配的运算芯粒。本发明方法可提升芯粒集成系统的选型效率和质量，并且减少人工选型的时间开销以及成本。

公开(公告)号：CN118350337A

公开(公告)日：2024-07-16

申请号：CN202410460021.5

申请日：2024-04-17

Applicant: 中国科学院计算技术研究所

Inventor： 周珏磊 ,  王郁杰 ,  李福平 ,  王梦迪 ,  王颖 ,  韩银和

IPC: G06F30/392 ,  G06F30/394 ,  G06F30/398 ,  G06F115/08

Abstract: 本发明实施例提供了一种芯粒系统的设计方法，包括：步骤S1、对一组设计核图进行芯粒化，得到一组芯粒系统和一组芯粒模板，每个芯粒系统包括多个芯粒实例及其之间的通信关系构成的芯粒间通信图，每个芯粒实例采用所述一组芯粒模板中的一种芯粒模板构建；步骤S2、为所述一组芯粒系统中的每个所述芯粒系统的芯粒实例的空间布局进行布局规划，得到一组优化布局；步骤S3、根据所述一组优化布局、一组芯粒模板、一组芯粒间通信图、用户指定的各芯粒模板的设计参数、预设的优化目标和预设的多个约束，确定一组芯粒模板和一组芯粒系统的设计结果。

公开(公告)号：CN118446265A

公开(公告)日：2024-08-06

申请号：CN202410526918.3

申请日：2024-04-29

Applicant: 中国科学院计算技术研究所

Inventor： 尹宇晨 ,  王梦迪 ,  王郁杰 ,  王颖 ,  韩银和

IPC: G06N3/063

Abstract: 本发明提供一种神经网络加速器的设计方法以及装置，所述方法包括：根据硬件模板和硬件设计约束生成硬件设计空间，该硬件设计空间包括多个硬件设计实例；其中，每个硬件设计实例包括用于处理不同的数据流的多个子加速器，每个子加速器由多个芯粒构成；以及针对硬件设计实例：根据确定输入的任务负载模型中每个算子在该硬件设计实例的单个子加速器上的最优调度策略；根据所述最优调度策略和所述任务负载模型，确定将任务负载模型中各个算子映射至该硬件设计实例的各子加速器的最优映射策略；评估各个硬件设计实例对应的最优调度策略和最优映射策略的性能代价，从中选出最优的硬件设计实例。本发明可以改善神经网络加速器的硬件设计效率。