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公开(公告)号：CN101706553A
公开(公告)日：2010-05-12
申请号：CN200910236848.3
申请日：2009-11-02
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种片上通路时延测量电路及方法。所述测量电路，包括多级测量单元，并且从最后一级测量单元到第一级测量单元，每级测量单元的测量分辨率以2的倍数递增；每一级测量单元，包括：第一多路选择器、第二多路选择器、第三多路选择器、第四多路选择器、上升沿敏感触发器、第一时延单元、第二时延单元、第三时延单元和第四时延单元，以及第五时延单元和第六时延单元。
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公开(公告)号：CN101588273A
公开(公告)日：2009-11-25
申请号：CN200810112194.9
申请日：2008-05-21
Applicant: 中国科学院计算技术研究所
IPC: H04L12/26
Abstract: 本发明提供一种针对片上网络系统的虚拟测试总线电路及其测试方法，所述虚拟测试总线电路包括多个相互连接的路由器模块；路由器模块包括输入控制电路模块和信息转发模块；所述信息转发模块在所述片上网络系统处于测试状态时生成测试数据的路由控制信号，并将数据转发给其它路由器模块或内嵌芯核。本发明的测试方法包括步骤1)将芯片的测试使能信号置为有效；步骤2)信息转发模块生成路由控制信号，形成多条虚拟测试总线；步骤3)测试向量由外部输入，通过所述虚拟测试总线对各内嵌芯核实施测试。本发明能够消除协议所导致的冗余时间，能够更好地利片上系统已有的连线资源，从而有效地提高测试效率，缩短测试时间。
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公开(公告)号：CN1564320A
公开(公告)日：2005-01-12
申请号：CN200410034865.6
申请日：2004-04-16
Applicant: 中国科学院计算技术研究所
IPC: H01L21/70 , H01L21/66 , H01L21/768 , H01L21/02
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: 一种线间串扰减速效应的时延测试生成方法，包括线间串扰源的收集，故障的选择和故障集的精简，以及对精简后的故障集进行时延测试生成和测试集的精简。对线间串扰减速效应所引起的性能方面的下降需要进行有针对的时延测试。步骤如下：步骤1：获取电路时延分配和临界通路；步骤2：跳变信号预处理；步骤3：临界通路的串扰源收集和故障集精简；步骤4：增强子通路敏化的时延测试生成和测试集精简。
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公开(公告)号：CN119806938A
公开(公告)日：2025-04-11
申请号：CN202510193001.0
申请日：2025-02-21
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种基于多核CPU的两阶段故障仿真方法，包括：获取电路模型、测试向量集合和故障列表，向量集合包括多个测试向量，故障列表包括多个故障；获取多核CPU的线程数N，将多个测试向量均衡地分给N个线程，将多个故障分为M个故障块，得到故障块集合，M＞N；由N个线程按照预设仿真方式进行仿真，该方式包括由每个线程分别执行以下操作：执行第一阶段的仿真，其包括：每个线程每次获取一个剩余的故障块进行测试，直至自身获取的故障块已完成测试且没有剩余的故障块时转入第二阶段的仿真，根据仿真时检测到的故障和故障列表更新未检测到的故障；和执行第二阶段的仿真，其包括：利用自身分到的测试向量测试所有未被检测到的故障。
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公开(公告)号：CN118099117A
公开(公告)日：2024-05-28
申请号：CN202211505068.6
申请日：2022-11-28
Applicant: 中国科学院计算技术研究所
IPC: H01L23/48 , H01L25/065 , H01L25/18 , H10B80/00
Abstract: 本发明提出一种基于可重用无源硅中介层的芯片，包括：多个芯粒；基板，用于提供电源、时钟和芯片外部输入输出信号；由多个瓦片构成的可重用无源硅中介层，每个瓦片表面和底面均具有凸块，通过底面的凸块与该基板电气连接，获取电源、时钟、外部输入输出信号；通过表面的凸块与该芯粒电气连接；且每个瓦片内包含竖直方向的硅通孔，在部分瓦片表面的凸块与瓦片底面的凸块之间形成电气连接，为该芯粒传送电源、时钟、芯片外部输入输出信号。本发明相对于已有的可重用无源硅中介层设计方案，所提出的方案数据传输性能更高、模块化能力更好、能够容忍导线故障。
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Patent Agency Ranking
公开(公告)号：CN113505825B
公开(公告)日：2023-07-21
申请号：CN202110759760.0
申请日：2021-07-06
Applicant: 中国科学院计算技术研究所
IPC: G06F18/214 , G06N20/00 , G06F18/2431 , G06F18/2413
Abstract: 本发明提供一种图计算装置，包括存储层、逻辑层、列控制器，所述存储层用于原始数据以及中间数据的存储；所述逻辑层包括树创建模块、动态构图模块以及图创建模块；以及所述列控制器用于控制数据在存储层和逻辑层之间迁移。本发明是针对动态图构建进行优化的专用硬件加速器架构，针对动态图更新的性能和吞吐量进行了优化，更贴近现实应用的需求。
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公开(公告)号：CN112070204B
公开(公告)日：2023-01-20
申请号：CN202010722047.4
申请日：2020-07-24
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种基于阻变存储器的神经网络权重映射方法，其中，所述阻变存储器以存储单元的高阻态和低阻态存储二值数据，所述映射方法包括：S1、获得神经网络以二值形式表示的二进制权重阵列；S2、获得二进制权重值阵列的每一列的第一值和第二值的数量；S3、将二进制权重值阵列的每一列权重值映射存储到所述阻变存储器的每一列存储单元中，其中，对于第一值的数量大于第二值的数量的列，第一值映射为高阻态，第二值映射为低阻态；否则第二值映射为高阻态，第一值映射为低阻态。本发明在硬件上只是改变了原有的权重存储映射方式，有效的降低存储阵列中低电阻状态数量，大幅降低电流及其在阻变存储器计算阵列和模拟‑数字转换装置的功耗。
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公开(公告)号：CN115586998A
公开(公告)日：2023-01-10
申请号：CN202211289563.8
申请日：2022-10-20
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种基于主核控制流信息的处理器运行差错检测方法及系统，包括：在主核运行的过程中将程序段的控制流信息以控制流表的形式保存下来，以在检查核运行的过程中，使用该控制流信息来指导检查核的分支预测，来提高检查核的运行效率。对于程序段，主核与检查核应该有相同的控制流，因此有使用主核控制流信息指导检查核分支预测有100％的分支预测准确率，能够消除分支预测失败的开销，从而提高检查核的性能。
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公开(公告)号：CN114416435A
公开(公告)日：2022-04-29
申请号：CN202111630301.9
申请日：2021-12-28
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种微处理器架构，包括：主核、从核、总线及比较器，该主核和该比较器分别通信连接至该总线，该从核通信连接至该比较器；微处理器处于锁步模式时，该比较器阻塞该从核对该总线的访问请求，该主核和该从核均执行主核任务，该比较器将该主核的主核运行数据与该从核的从核运行数据进行比较，以对该主核任务的执行状态进行故障检测。以及一种微处理器故障检测方法，包括：根据任务要求设置微处理器的运行模式，该运行模式包括锁步模式和非锁步模式；若该微处理器处于锁步模式时，该主核和该从核均执行主核任务，通过将该主核的主核运行数据与该从核的从核运行数据进行比较，以对该主核任务的执行状态进行故障检测。
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公开(公告)号：CN114186598A
公开(公告)日：2022-03-15
申请号：CN202110856642.1
申请日：2021-07-28
Applicant: 中国科学院计算技术研究所
Abstract: 本发明实施例提供了一种基于阻变存储器的图神经网络计算方法和装置，该方法包括：对于图神经网络的任一层，分析该层中将要在阻变存储器阵列中运算的图数据在权重原位计算模式和混合原位计算模式下的处理时延相对大小，选择时延最小的模式作为该层的计算模式；在权重原位计算模式，对所述图神经网络的所述层将图数据的邻接矩阵和图神经网络的权重参数作为原位数据分别映射到相应的阻变存储器阵列中，以将图神经网络的节点特征作为输入数据与相应的原位数据进行运算；在混合原位计算模式，对所述图神经网络的所述层将图数据的邻接矩阵和节点特征作为原位数据分别映射到相应的阻变存储器阵列中，以将权重参数作为输入数据与相应的原位数据进行运算。
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