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公开(公告)号：CN114912334A
公开(公告)日：2022-08-16
申请号：CN202110183057.X
申请日：2021-02-08
Applicant: 中国科学院微电子研究所
IPC: G06F30/25
Abstract: 本发明公开了一种单粒子翻转截面测试方法、装置、电子设备及存储介质，应用于三维集成静态随机存储器SRAM，所述方法包括：获取目标SRAM的结构模型，结构模型包括多个堆叠层；对结构模型进行粒子辐照仿真，得出入射粒子在结构模型中每个堆叠层沉积的能量及粒子电离半径，其中，粒子电离半径为粒子入射到每个堆叠层时产生的经迹的半径；再确定每个堆叠层的灵敏区大小；根据目标SRAM的结构模型和每个堆叠层的灵敏区大小，得到目标SRAM仿真模型；对目标SRAM仿真模型进行粒子辐照仿真，确定目标SRAM在粒子辐照下存在的翻转位数i，以及发生i位翻转的事件数量，基于翻转位数i以及发生i位翻转的事件数量，得到目标SRAM的单粒子翻转截面大小。
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公开(公告)号：CN114823890A
公开(公告)日：2022-07-29
申请号：CN202110116504.X
申请日：2021-01-28
Applicant: 中国科学院微电子研究所
IPC: H01L29/778 , H01L29/78 , H01L29/06 , H01L21/335 , H01L21/336
Abstract: 本发明公开了一种半导体功率器件及其制备方法，制备方法包括：在衬底一侧形成富集层，所述富集层包含有多个载流子复合中心；在所述富集层表面形成外延层，并在所述外延层表面形成电极。本发明可以实现GaNHEMT功率器件以及SiCMOSFET功率器件等半导体功率器件的抗SEB加固。
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公开(公告)号：CN114823714A
公开(公告)日：2022-07-29
申请号：CN202110116781.0
申请日：2021-01-28
Applicant: 中国科学院微电子研究所
IPC: H01L27/12 , H01L21/762
Abstract: 本发明公开了一种单片异质集成结构及制备方法，所述结构，包括：自底向上依次设置的衬底、成核层、缓冲层、化合物半导体层、氧化层及硅层；所述硅层为晶格为100面的硅，以便于在所述硅层上制备器件和电路。在硅层和化合物层之间设置氧化层，可以提高抗信号串扰和抗辐照的能力。所以，解决了现有技术中单片异质集成结构中在Si基晶圆制备器件和电路困难的技术问题，实现了便于半导体器件制备的技术效果。
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公开(公告)号：CN114814507A
公开(公告)日：2022-07-29
申请号：CN202110109901.4
申请日：2021-01-27
Applicant: 中国科学院微电子研究所
IPC: G01R31/26
Abstract: 本发明公开了一种寄生双极晶体管放大系数的测量方法及装置，其中方法通过获取待测试的DSOI晶体管；对DSOI晶体管进行电压偏置，并使DSOI晶体管处于关闭状态；对DSOI晶体管的体漏结进行预设能量的粒子入射实验，获得漏端瞬态电流；最后基于所述瞬态电流，获得DSOI晶体管的放大系数。通过本发明方法在测量DSOI晶体管的放大系数时，仅需要一个晶体管，并且实现了无需体接触和无需高温的测量放大系数。
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公开(公告)号：CN112053968B
公开(公告)日：2022-07-08
申请号：CN202010876479.0
申请日：2020-08-27
Applicant: 中国科学院微电子研究所
IPC: H01L21/66 , H01L29/06 , H01L21/336 , H01L21/265
Abstract: 本发明提供了一种降低半导体器件高温关态漏电的方法及装置，方法包括：针对目标器件，获取目标器件在常温下的第一温度转移特性曲线以及目标器件在目标温度下的第二温度转移特性曲线；获取目标器件的亚阈值泄漏截止电流对应的第一栅电压、第一阈值电压以及亚阈值泄漏截止电流对应的第二栅电压；确定目标器件在目标温度下的目标阈值电压；基于目标阈值电压调整目标器件的阱离子注入浓度；如此，只需基于调整后的离子注入浓度注入离子即可达到目标阈值电压；在温度转移特性曲线上，确保亚阈值泄漏截止电流的截止点落在栅电压为零处，这样无需对器件结构及工艺流程做出大幅改变即可在确保器件的高温下的关态漏电达到最低，确保成本。
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Patent Agency Ranking
公开(公告)号：CN114595658A
公开(公告)日：2022-06-07
申请号：CN202210222590.7
申请日：2022-03-07
Applicant: 中国科学院微电子研究所
IPC: G06F30/392 , G06F30/343 , G06F30/394 , G11C8/10 , G06F113/18
Abstract: 本申请公开一种行译码电路的设计方法及相关设备，涉及集成电路技术领域，能够改善现有定制化开发译码电路无法复用的问题。行译码电路的设计方法，包括：在电路版图设计环境中，根据译码容量，分别调用一级行译码模块所需的一级译码器结构包、二级行译码模块所需的二级译码器结构包和拼接模块；将所述一级译码器结构包中的所述二进制译码器的一级输出端与所述拼接模块的第一拼接连接线电连接，以及将所述二级译码器结构包中的所述逻辑门级连器件的二级输入端与所述拼接模块的第二拼接连接线电连接；将所述第一拼接连接线与所述第二拼接连接线通过打孔形成电连接。
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公开(公告)号：CN110196934B
公开(公告)日：2021-07-13
申请号：CN201910374258.0
申请日：2019-05-07
Applicant: 中国科学院微电子研究所
IPC: G06F16/9038 , G06F16/903
Abstract: 本发明实施例提供了一种生成手册数据的方法及装置，方法包括：获取数据类别，所述数据类别包括多个；根据各所述数据类别分别获取对应的提取规则；根据所述对应的提取规则从时序模型的库文件中分别提取对应的手册子数据，以获得多份手册子数据；合并所述多份手册子数据，生成手册数据；如此，可以根据不同数据类别对应的提取规则从时序模型的库文件自动提取相应的手册子数据，最后汇总成手册数据，这样自动生成手册数据的方法，不仅可靠稳定，避免人工填写的疏漏，而且可以避免了大量的填写工作量及复核工作量，从而提高了工作效率。
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公开(公告)号：CN112765926A
公开(公告)日：2021-05-07
申请号：CN202110095618.0
申请日：2021-01-25
Applicant: 中国科学院微电子研究所
IPC: G06F30/392 , G06F115/10
Abstract: 本发明提供一种SRAM的版图布局方法及装置，方法包括：确定虚拟字线模块、虚拟位线模块、dummy模块在SRAM数据通路中的位置；基于SRAM的目标位数量及目标多路复用器数量确定对应的第一版图布局策略；基于目标字的数量及目标多路复用器数量确定对应的第二版图布局策略；基于第一版图布局策略及第二版图布局策略对SRAM的版图进行布局；如此，当SRAM的字、位以及mux的数目发生变化时，可以根据字的数量、位的数量及多路复用器的数量自动确定出对应的版图布局策略，无需利用人工对不同容量的SRAM存储器编译器进行单独定制，可高效率地实现存储编译器版图布局的自动化拼接和扩展，提高存储编译器的设计效率。
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公开(公告)号：CN112052637A
公开(公告)日：2020-12-08
申请号：CN202010892877.1
申请日：2020-08-31
Applicant: 中国科学院微电子研究所
IPC: G06F30/3308
Abstract: 本发明公开了一种基于BSIMIMG的FDSOI MOSFET模型生成方法及装置，应用于集成电路设计领域，包括：BSIMIMG背沟道器件模型和BSIMIMG正沟道器件模型，BSIMIMG背沟道器件模型以受控源形式合并至BSIMIMG正沟道器件模型；其中，BSIMIMG正沟道器件模型是基于新的BSIMIMG标准模型和从FDSOI MOSFET器件提取的正沟道器件模型参数生成，BSIMIMG背沟道器件模型是基于新的BSIMIMG标准模型和从FDSOI MOSFET器件提取的背沟道器件模型参数生成，新的BSIMIMG标准模型是修改BSIMIMG标准模型的Verilog‑a代码所得到。通过本发明提高了背沟道开启情况下的器件模型精度。
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公开(公告)号：CN111554679A
公开(公告)日：2020-08-18
申请号：CN202010276290.8
申请日：2020-04-09
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L21/8238 , H01L29/423 , H01L21/28
Abstract: 本发明公开了一种SOI FinFET器件及其制作方法，其中所述SOI FinFET器件包括：衬底，在衬底上具有掺杂形成成组的源区和漏区；每一组源区和漏区之间的上方为第一区域、第二区域、第三区域和第四区域中的任一区域；第一区域的衬底上方依次设置为高K介质层、第一掺杂层、第二掺杂层、TiN层以及填充层；第二区域的衬底上方依次设置为高K介质层、第一掺杂层、第二掺杂层、TiN层以及填充层；第三区域的衬底上方依次设置为高K介质层、第二掺杂层、TiN层以及所述填充层；第四区域的衬底上方依次设置为高K介质层、第二掺杂层以及填充层。本发明的SOI FinFET器件不存在厚的功函数层，P型器件栅极金属填充问题得到了很好的改善。
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