公开(公告)号：CN1773724A

公开(公告)日：2006-05-17

申请号：CN200510098147.X

申请日：2005-09-08

Applicant: 三洋电机株式会社

Inventor： 柳田正道 ,  久保博稔 ,  东条润一郎 ,  斋藤洋明 ,  恩田全人

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/1095 ,  H01L29/66734

Abstract: 一种半导体装置及其制造方法，沟道层通过进行杂质的离子注入及扩散形成，在形成沟道层后，进行栅极氧化膜形成等高温的热处理工序，故产生了杂质浓度分布深，且由于硼的耗尽使杂质浓度分布产生偏差的问题。本发明中，在形成槽、栅极氧化膜及栅极电极后，通过进行加速电压不同的高加速离子注入，形成沟道层。沟道层是不进行基于热处理的扩散的杂质注入层，通过由高加速离子注入机进行多次的离子注入，可使槽深度方向的杂质浓度大致均匀。可降低对特性没有影响的第二区域，因此，得到所需最小限度的深度的沟道层。由此，可使槽较浅，谋求低电容化，可通过减薄外延层，实现低导通电阻化。

公开(公告)号：CN1661807A

公开(公告)日：2005-08-31

申请号：CN200510006102.5

申请日：2005-01-28

Applicant: 三洋电机株式会社

Inventor： 冈田哲也 ,  斋藤洋明

IPC: H01L29/47 ,  H01L29/872

CPC classification number: H01L29/872 ,  H01L29/861

Abstract: 一种半导体装置，目前，肖特基势垒二极管的VF、IR特性具有对调关系，要实现低VF化，就具有不能避免漏泄电流的增大这样的问题。本发明的半导体装置在n-型半导体层上设置到达n+型半导体衬底的柱状p型半导体区域。在施加反向电压时，从p型半导体区域向衬底水平方向扩展的耗尽层埋尽n-型半导体层。即，可抑制在肖特基结界面产生的漏泄电流漏向阴极侧。由于n-型半导体层可将杂质浓度提高至可利用从相邻的p型半导体区域扩展的耗尽层夹断的程度，故可实现低VF化，只要夹断，就可确保规定的耐压。

公开(公告)号：CN1638151A

公开(公告)日：2005-07-13

申请号：CN200410012020.7

申请日：2004-09-28

Applicant: 三洋电机株式会社

Inventor： 冈田哲也 ,  斋藤洋明

IPC: H01L29/872 ,  H01L21/329

CPC classification number: H01L29/66143 ,  H01L29/861 ,  H01L29/872

Abstract: 一种半导体装置，在n－外延层设置p+型半导体层的肖特基势垒二极管中，不考虑IR，可实现低VF，但和通常的肖特基势垒二极管相比，一般VF较高。当适宜地选择肖特基金属层时，可降低VF，但要进一步降低则有限。另一方面，如果降低n－型半导体层的比电阻，虽可实现VF，但仍具有耐压劣化的问题。在可确保规定耐压的第一n－型半导体层上层积比电阻低的第二n－型半导体层。p+型半导体区域与第二n－型半导体层相同或比其深。由此，在可通过耗尽层的夹断抑制IR的肖特基势垒二极管中，可降低VF，且可确保规定的耐压。