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公开(公告)号：CN1300801C
公开(公告)日：2007-02-14
申请号：CN02102056.6
申请日：2002-01-18
Applicant: 三星电子株式会社
IPC: G11C11/401 , G11C11/406
CPC classification number: G11C11/40622 , G11C7/1018 , G11C11/406 , G11C11/4087
Abstract: 用于执行PASR(部分阵列自更新)操作的系统和方法，其中在半导体存储装置中的包括一单元阵列的一个或多个所选择的存储体的一部分(即，1/2，1/4，1/8，或1/16)上执行用于再充电所存储的数据的更新操作。一方面，通过(1)在自更新操作期间通过行地址缓冲器控制行地址的产生和(2)控制一自更新周期产生电路以调整其自更新周期输出来执行PASR操作。该自更新周期是以在PASR操作期间提供降低电流消耗的方式来调整的。另一方面，通过在自更新操作期间控制相应于部分单元阵列的一个或多个行地址来执行PASR操作，从而通过禁止一存储体的未使用存储区的激活实现了降低自更新电流的消耗。
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公开(公告)号：CN119964617A
公开(公告)日：2025-05-09
申请号：CN202411509776.6
申请日：2024-10-28
Applicant: 三星电子株式会社
IPC: G11C11/4076 , G11C11/4093 , G11C11/4096
Abstract: 提供一种输入/输出接口电路和包括输入/输出接口电路的存储器系统。所述输入/输出接口电路包括：公共接收驱动器，被配置为接收差分时钟信号并输出与差分时钟信号对应的第一时钟信号；以及一对子通道，连接到公共接收驱动器。所述一对子通道中的每个子通道可被配置为接收第一时钟信号和芯片选择信号，通过第一时钟信号和芯片选择信号的逻辑与运算输出第二时钟信号，并且输出第二时钟信号和一个或多个分频时钟信号之中的单个时钟信号。所述单个时钟信号用于对命令地址信号进行采样。
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公开(公告)号：CN111009270B
公开(公告)日：2025-02-21
申请号：CN201910701403.1
申请日：2019-07-31
Applicant: 三星电子株式会社
IPC: G11C7/22 , G11C11/4076 , G11C29/42
Abstract: 提供存储器设备。存储器设备包括：时钟缓冲器，用于接收主时钟信号并提供内部主时钟信号；数据时钟缓冲器，用于接收数据时钟信号；和延迟控制电路，被配置为基于数据时钟信号产生延迟信息并将延迟信息提供给数据输入/输出电路。延迟控制电路包括：分频器，被配置为基于数据时钟信号产生二分频时钟信号；分频器，被配置为基于第一组二分频时钟信号产生四分频时钟信号；第一同步检测器，被配置为输出指示第二组二分频时钟信号是否与数据时钟信号同步的二分频对准信号；和延迟选择器，被配置为基于二分频对准信号检测四分频时钟信号的相位并且基于相位调整主时钟信号的延迟。
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公开(公告)号：CN118800302A
公开(公告)日：2024-10-18
申请号：CN202410444600.0
申请日：2024-04-12
Applicant: 三星电子株式会社
Abstract: 本发明提供一种存储器模块的动作方法、存储器模块以及包含该存储器模块的存储装置。在本发明的存储器模块的动作方法中，所述存储器模块与存储器控制器进行通信，所述存储器模块的动作方法包含：将针对所述存储器模块包含的多个存储器装置各自的固有ID临时存储到所述多个存储器装置各自的步骤；在所述多个存储器装置中选择目标存储器装置的步骤；以及将与所述目标存储器装置对应的固有ID永久地编程到所述目标存储器装置的步骤。
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公开(公告)号：CN109754833B
公开(公告)日：2023-11-07
申请号：CN201810913085.0
申请日：2018-08-10
Applicant: 三星电子株式会社
IPC: G11C11/4093 , G11C11/408
Abstract: 一种存储器器件，包括第一存储体组、第二存储体组、内部命令生成器和地址输入/输出(I/O)电路。每个存储体组可以包括多个存储体。内部命令生成器生成内部命令，并向第一目标存储体输出内部命令。所述内部命令是基于来自存储器控制器的用于控制第一目标存储体的存储器操作的命令而生成的。地址输入/输出(I/O)电路，接收与所述命令对应的第一地址，基于在与第一命令对应的数据突发操作间隔中是否存在气泡间隔来选择第一地址的存储路径，根据每个内部命令被输出的时间点来控制第一地址的输出。第一地址存储在地址I/O电路中。
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Patent Agency Ranking
公开(公告)号：CN110389851A
公开(公告)日：2019-10-29
申请号：CN201910317233.7
申请日：2019-04-19
Applicant: 三星电子株式会社
Abstract: 一种存储器设备包括：第一存储体和第二存储体；控制逻辑，被配置为接收命令并控制存储器设备的内部操作；以及错误校正码(ECC)电路，被配置为：基于来自控制逻辑的锁存控制信号，在锁存电路中保留响应于针对第一存储体的第一屏蔽写入(MWR)命令从第一存储体读取的第一读取数据；响应于从控制逻辑接收的第一写入控制信号，从其中保留在锁存电路中的第一读取数据与对应于第一MWR命令的第一写入数据合并的数据生成第一奇偶性；基于锁存控制信号控制ECC操作以在锁存电路中保留从第二存储体读取的第二读取数据。
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公开(公告)号：CN109754833A
公开(公告)日：2019-05-14
申请号：CN201810913085.0
申请日：2018-08-10
Applicant: 三星电子株式会社
IPC: G11C11/4093 , G11C11/408
Abstract: 一种存储器器件，包括第一存储体组、第二存储体组、内部命令生成器和地址输入/输出(I/O)电路。每个存储体组可以包括多个存储体。内部命令生成器生成内部命令，并向第一目标存储体输出内部命令。所述内部命令是基于来自存储器控制器的用于控制第一目标存储体的存储器操作的命令而生成的。地址输入/输出(I/O)电路，接收与所述命令对应的第一地址，基于在与第一命令对应的数据突发操作间隔中是否存在气泡间隔来选择第一地址的存储路径，根据每个内部命令被输出的时间点来控制第一地址的输出。第一地址存储在地址I/O电路中。
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公开(公告)号：CN119495332A
公开(公告)日：2025-02-21
申请号：CN202411128820.9
申请日：2024-08-16
Applicant: 三星电子株式会社
Abstract: 本公开涉及存储设备和存储系统。一种存储设备包括至少一个存储体，该至少一个存储体包括设置在字线方向上的第一子存储体和第二子存储体。第一子存储体可以存储普通数据，并且可以连接到多条第一字线，第二子存储体可以存储与普通数据相对应的元数据，并且可以连接到多条第二字线，并且针对与每条第一字线相对应的普通数据的元数据可以存储在分别与第一字线相对应的每条第二字线中。
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公开(公告)号：CN110389851B
公开(公告)日：2024-11-01
申请号：CN201910317233.7
申请日：2019-04-19
Applicant: 三星电子株式会社
Abstract: 一种存储器设备包括：第一存储体和第二存储体；控制逻辑，被配置为接收命令并控制存储器设备的内部操作；以及错误校正码(ECC)电路，被配置为：基于来自控制逻辑的锁存控制信号，在锁存电路中保留响应于针对第一存储体的第一屏蔽写入(MWR)命令从第一存储体读取的第一读取数据；响应于从控制逻辑接收的第一写入控制信号，从其中保留在锁存电路中的第一读取数据与对应于第一MWR命令的第一写入数据合并的数据生成第一奇偶性；基于锁存控制信号控制ECC操作以在锁存电路中保留从第二存储体读取的第二读取数据。
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公开(公告)号：CN118335169A
公开(公告)日：2024-07-12
申请号：CN202311694517.0
申请日：2023-12-11
Applicant: 三星电子株式会社
Abstract: 提供了一种存储器件及其操作方法。所述存储器件包括：ECC电路，对输入数据执行ECC编码以生成写入数据；以及存储单元阵列，包括存储所述写入数据的多个存储单元。所述ECC电路包括：数据拆分器，将所述输入数据拆分成第一子数据和第二子数据；第一ECC编码器，对所述第一子数据执行ECC编码以生成第一子奇偶校验数据；第二ECC编码器，对所述第二子数据执行ECC编码以生成第二子奇偶校验数据；以及数据加扰器，基于所述存储单元阵列的结构对所述第一子数据、所述第二子数据、所述第一子奇偶校验数据和所述第二子奇偶校验数据执行数据加扰操作以生成所述写入数据。
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