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公开(公告)号：CN107017015A
公开(公告)日：2017-08-04
申请号：CN201610915844.8
申请日：2016-10-20
Applicant: 三星电子株式会社
IPC: G11C11/406
CPC classification number: G11C11/4096 , G06F3/0619 , G06F3/0659 , G06F3/0673 , G11C7/1063 , G11C11/40611 , G11C11/40622 , G11C29/025 , G11C29/028 , G11C29/04 , G11C29/50016 , G11C29/52 , G11C2029/0403 , G11C2029/0409 , G11C2029/1202 , G11C2029/5002 , G11C2211/4068
Abstract: 提供了执行基于请求的刷新的存储装置和存储系统，以及该存储装置的操作方法。操作方法包括：通过对至少一行的激活数的计数确定弱行；基于所确定的结果，请求对弱行的刷新；根据请求在接收刷新命令时对弱行执行目标刷新。
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公开(公告)号：CN106297895A
公开(公告)日：2017-01-04
申请号：CN201610396687.4
申请日：2016-06-07
Applicant: 三星电子株式会社
CPC classification number: H04L1/24 , G06F11/1048 , G11C29/52 , G11C2029/0411 , G11C29/42 , G06F11/1008
Abstract: 一种纠错电路、半导体存储器装置及其控制方法。一种控制半导体存储器装置的方法可包括：在包括在半导体存储器装置中的纠错码(ECC)引擎处从存储器控制器接收数据，所述数据包括至少一个预定差错。可在ECC引擎处接收预定奇偶校验，其中，所述预定奇偶校验被构造为与没有所述至少一个预定差错的数据对应。可利用包括所述至少一个预定差错的数据和所述预定奇偶校验来确定数据中的差错的数量是否能够通过ECC引擎来校正。
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公开(公告)号：CN102486931A
公开(公告)日：2012-06-06
申请号：CN201110412500.2
申请日：2011-11-30
Applicant: 三星电子株式会社
IPC: G11C8/16
CPC classification number: G11C5/063 , H01L25/0657 , H01L2225/06541 , H01L2225/06565 , H01L2924/0002 , H01L2924/00
Abstract: 公开了一种多通道半导体存储器装置以及包括该装置的半导体装置。所述半导体存储器装置包括安装在封装件内的多个通道存储器，并能够最小化或减少硅通孔的数量。关于所述半导体存储器装置，通过共享总线施加关于两个或更多个通道的行命令或行地址。半导体存储器装置能够通过减少硅通孔的数量来减少裸片大小的开销。还提供了一种使用共享总线来驱动包括多个存储器的多通道半导体存储器装置的方法。
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公开(公告)号：CN108074622B
公开(公告)日：2023-06-06
申请号：CN201710742400.3
申请日：2017-08-25
Applicant: 三星电子株式会社
IPC: G11C29/42 , G11C7/10 , G06F11/10 , G06F12/0877
Abstract: 公开一种存储器控制器、数据芯片及其控制方法。公开一种可污染数据的数据芯片，包括：数据阵列；读取电路，用于从数据阵列读取原数据；缓冲器，用于存储原数据。使数据污染引擎可用存储在屏蔽寄存器中的污染模式，污染原数据。然后传输电路可从缓冲器发送污染的数据。
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公开(公告)号：CN106971758B
公开(公告)日：2022-05-03
申请号：CN201610991835.7
申请日：2016-11-10
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 公开了半导体存储装置、存储系统以及操作存储系统的方法。半导体存储装置包括存储单元阵列、误差校正电路、误差日志寄存器和控制逻辑电路。存储单元阵列包括多个存储体阵列，其中每个存储体阵列包括多个页。控制逻辑电路被配置为控制误差校正电路以响应于从存储控制器接收的第一命令对由至少一个访问地址指示的多个页中的一些页顺序执行ECC解码，从而检测至少一个位误差。控制逻辑电路执行误差记录操作以将页误差信息写入误差日志寄存器，页误差信息包括从所述检测确定的一些页中每一页上的误差事件的数量。
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Patent Agency Ranking
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公开(公告)号：CN112749040A
公开(公告)日：2021-05-04
申请号：CN202010817449.2
申请日：2020-08-14
Applicant: 三星电子株式会社
Abstract: 本公开公开了一种被配置为控制存储器模块的存储器控制器，所述存储器模块包括多个存储器设备，所述多个存储器设备构成第一通道和第二通道，存储器控制器包括纠错码(ECC)引擎以及被配置为控制所述ECC引擎的控制电路。所述ECC引擎被配置为通过基于包括映射信息的设备信息根据经由所述多个存储器设备中的每一个的多个输入/输出焊盘接收的预定数量的数据比特自适应地构造多个符号中的每一个来生成包括所述多个符号的码字，并且将所述码字发送到所述存储器模块。所述映射信息指示所述多个输入/输出焊盘中的每一个是被映射到所述多个符号中的同一符号还是所述多个符号中的不同符号。所述多个符号中的每一个对应于所述ECC引擎的纠错单位。
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公开(公告)号：CN106971758A
公开(公告)日：2017-07-21
申请号：CN201610991835.7
申请日：2016-11-10
Applicant: 三星电子株式会社
IPC: G11C29/42
CPC classification number: G06F11/1068 , G06F3/0619 , G06F3/064 , G06F3/0679 , G11C29/52 , G11C29/70 , G11C2029/0409 , G11C2029/0411 , G11C29/42
Abstract: 公开了半导体存储装置、存储系统以及操作存储系统的方法。半导体存储装置包括存储单元阵列、误差校正电路、误差日志寄存器和控制逻辑电路。存储单元阵列包括多个存储体阵列，其中每个存储体阵列包括多个页。控制逻辑电路被配置为控制误差校正电路以响应于从存储控制器接收的第一命令对由至少一个访问地址指示的多个页中的一些页顺序执行ECC解码，从而检测至少一个位误差。控制逻辑电路执行误差记录操作以将页误差信息写入误差日志寄存器，页误差信息包括从所述检测确定的一些页中每一页上的误差事件的数量。
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公开(公告)号：CN107766172B
公开(公告)日：2022-06-28
申请号：CN201710376331.9
申请日：2017-05-25
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 提供了用于DDR SDRAM接口的DRAM辅助纠错机制。一种使用双倍数据速率(DDR)接口来纠正动态随机存取存储器模块(DRAM)的存储器错误的方法包括：使用存储器控制器进行包括多个突发的存储器事务，以将数据从DRAM的数据芯片发送到存储器控制器；使用DRAM的ECC芯片检测一个更或多个错误；使用DRAM的ECC芯片确定具有错误的突发的数量；确定具有错误的突发的数量是否大于阈值数量；确定错误的类型；基于确定的错误的类型来指引存储器控制器，其中，DRAM包括每个存储器通道单个ECC芯片。
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公开(公告)号：CN106297895B
公开(公告)日：2021-06-22
申请号：CN201610396687.4
申请日：2016-06-07
Applicant: 三星电子株式会社
Abstract: 一种纠错电路、半导体存储器装置及其控制方法。一种控制半导体存储器装置的方法可包括：在包括在半导体存储器装置中的纠错码(ECC)引擎处从存储器控制器接收数据，所述数据包括至少一个预定差错。可在ECC引擎处接收预定奇偶校验，其中，所述预定奇偶校验被构造为与没有所述至少一个预定差错的数据对应。可利用包括所述至少一个预定差错的数据和所述预定奇偶校验来确定数据中的差错的数量是否能够通过ECC引擎来校正。
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