公开(公告)号：CN107025920B

公开(公告)日：2022-08-09

申请号：CN201610982571.9

申请日：2016-11-08

Applicant: 三星电子株式会社

Inventor： 金晋贤 ,  宋元亨

IPC: G11C7/10 ,  G11C8/12

Abstract: 提供了一种半导体设备和半导体系统。半导体设备包括：存储单元阵列；标准单元区域，其中布置有被实施为执行用于访问存储单元阵列的第一操作的第一类型标准单元以及执行第一操作并且具有与第一类型标准单元的性能特性不同的性能特性的第二类型标准单元；以及ROM，包括针对在标准单元区域中所布置的标准单元执行布局和路由的程序。

公开(公告)号：CN107766172B

公开(公告)日：2022-06-28

申请号：CN201710376331.9

申请日：2017-05-25

Applicant: 三星电子株式会社

Inventor： 牛迪民 ,  张牧天 ,  郑宏忠 ,  金炫中 ,  宋元亨 ,  崔璋石

IPC: G06F11/10

Abstract: 提供了用于DDR SDRAM接口的DRAM辅助纠错机制。一种使用双倍数据速率(DDR)接口来纠正动态随机存取存储器模块(DRAM)的存储器错误的方法包括：使用存储器控制器进行包括多个突发的存储器事务，以将数据从DRAM的数据芯片发送到存储器控制器；使用DRAM的ECC芯片检测一个更或多个错误；使用DRAM的ECC芯片确定具有错误的突发的数量；确定具有错误的突发的数量是否大于阈值数量；确定错误的类型；基于确定的错误的类型来指引存储器控制器，其中，DRAM包括每个存储器通道单个ECC芯片。

公开(公告)号：CN107025920A

公开(公告)日：2017-08-08

申请号：CN201610982571.9

申请日：2016-11-08

Applicant: 三星电子株式会社

Inventor： 金晋贤 ,  宋元亨

IPC: G11C7/10 ,  G11C8/12

CPC classification number: G06F13/1668 ,  G06F13/4068 ,  G06F17/5072 ,  G06F17/5077 ,  G11C5/025 ,  G11C7/1006 ,  G11C11/4096 ,  Y02D10/14 ,  Y02D10/151 ,  G11C7/1051 ,  G11C7/1078 ,  G11C8/12

Abstract: 提供了一种半导体设备和半导体系统。半导体设备包括：存储单元阵列；标准单元区域，其中布置有被实施为执行用于访问存储单元阵列的第一操作的第一类型标准单元以及执行第一操作并且具有与第一类型标准单元的性能特性不同的性能特性的第二类型标准单元；以及ROM，包括针对在标准单元区域中所布置的标准单元执行布局和路由的程序。

公开(公告)号：CN113096718A

公开(公告)日：2021-07-09

申请号：CN202011374809.2

申请日：2020-11-30

Applicant: 三星电子株式会社

Inventor： 金泽耘 ,  宋元亨 ,  崔璋石

IPC: G11C29/42 ,  G11C29/00

Abstract: 一种存储器系统包括存储器模块和存储器控制器。存储器模块包括存储数据并被指派给生成第一码字的第一子通道或生成第二码字的第二子通道的数据芯片，其中第一码字和第二码字用于填充单个高速缓存行。存储器控制器在检测到数据芯片中的硬故障数据芯片时，将数据从硬故障数据芯片复制到ECC芯片，释放硬故障数据芯片和对应I/O之间的映射，并定义ECC芯片和对应I/O引脚之间的新的映射。

公开(公告)号：CN112540867A

公开(公告)日：2021-03-23

申请号：CN202010796384.8

申请日：2020-08-10

Applicant: 三星电子株式会社

Inventor： 宋元亨 ,  金泽耘 ,  尹皓省 ,  李琉婷 ,  崔璋石

IPC: G06F11/10 ,  G11C29/42

Abstract: 提供一种存储模块以及存储控制器的纠错方法。所述存储模块包括：第一存储芯片，均具有第一输入/输出宽度并且被配置为存储数据；第二存储芯片，具有第二输入/输出宽度并且被配置为存储用于纠正所述数据中的错误的纠错码；以及驱动器电路，被配置为从存储控制器接收时钟信号、命令和地址，并向所述第一存储芯片和所述第二存储芯片发送所述时钟信号、所述命令和所述地址。每个所述第一存储芯片的地址深度不同于所述第二存储芯片的地址深度。

公开(公告)号：CN115719602A

公开(公告)日：2023-02-28

申请号：CN202210601509.6

申请日：2022-05-30

Applicant: 三星电子株式会社

Inventor： 宋元亨 ,  柳廷旻 ,  赵诚珍

IPC: G11C11/401 ,  G11C8/14 ,  G11C7/18 ,  G11C7/06 ,  G11C5/14

Abstract: 公开了访问存储器单元的方法、半导体存储器装置和存储器系统。所述方法包括激活存储器单元的多个行中的特定行，以及响应于确定集中激活发生在特定行而翻转存储在特定行的存储器单元中的数据位。

公开(公告)号：CN108074622A

公开(公告)日：2018-05-25

申请号：CN201710742400.3

申请日：2017-08-25

Applicant: 三星电子株式会社

Inventor： 牛迪民 ,  张牧天 ,  郑宏忠 ,  金炫中 ,  宋元亨 ,  崔璋石

IPC: G11C29/42 ,  G11C7/10 ,  G06F11/10 ,  G06F12/0877

CPC classification number: G06F11/1068 ,  G06F11/1048 ,  G11C11/4093 ,  G11C29/52 ,  G11C29/42 ,  G06F11/1004 ,  G06F12/0877 ,  G11C7/1006

Abstract: 公开一种存储器控制器、数据芯片及其控制方法。公开一种可污染数据的数据芯片，包括：数据阵列；读取电路，用于从数据阵列读取原数据；缓冲器，用于存储原数据。使数据污染引擎可用存储在屏蔽寄存器中的污染模式，污染原数据。然后传输电路可从缓冲器发送污染的数据。

公开(公告)号：CN112540867B

公开(公告)日：2024-06-28

申请号：CN202010796384.8

申请日：2020-08-10

Applicant: 三星电子株式会社

Inventor： 宋元亨 ,  金泽耘 ,  尹皓省 ,  李琉婷 ,  崔璋石

IPC: G06F11/10 ,  G11C29/42

Abstract: 提供一种存储模块以及存储控制器的纠错方法。所述存储模块包括：第一存储芯片，均具有第一输入/输出宽度并且被配置为存储数据；第二存储芯片，具有第二输入/输出宽度并且被配置为存储用于纠正所述数据中的错误的纠错码；以及驱动器电路，被配置为从存储控制器接收时钟信号、命令和地址，并向所述第一存储芯片和所述第二存储芯片发送所述时钟信号、所述命令和所述地址。每个所述第一存储芯片的地址深度不同于所述第二存储芯片的地址深度。

公开(公告)号：CN107015916B

公开(公告)日：2021-06-15

申请号：CN201611131046.2

申请日：2016-12-09

Applicant: 三星电子株式会社

Inventor： 权五星 ,  金晋贤 ,  宋元亨 ,  崔志显

IPC: G06F12/02 ,  G11C11/408

Abstract: 半导体存储设备包含半导体存储设备中的第一存储区和半导体存储设备中的第二存储区。基于使用选择信号，独立于第一存储区访问第二存储区。第一存储区和第二存储区共享命令和地址线，并且基于使用选择信号执行存储区块交错操作。

公开(公告)号：CN107766172A

公开(公告)日：2018-03-06

申请号：CN201710376331.9

申请日：2017-05-25

Applicant: 三星电子株式会社

Inventor： 牛迪民 ,  张牧天 ,  郑宏忠 ,  金炫中 ,  宋元亨 ,  崔璋石

IPC: G06F11/10

CPC classification number: G06F11/1068 ,  G06F11/1048 ,  G11C5/04 ,  G11C29/42 ,  G11C29/52 ,  G06F11/1044

Abstract: 提供了用于DDR SDRAM接口的DRAM辅助纠错机制。一种使用双倍数据速率(DDR)接口来纠正动态随机存取存储器模块(DRAM)的存储器错误的方法包括：使用存储器控制器进行包括多个突发的存储器事务，以将数据从DRAM的数据芯片发送到存储器控制器；使用DRAM的ECC芯片检测一个更或多个错误；使用DRAM的ECC芯片确定具有错误的突发的数量；确定具有错误的突发的数量是否大于阈值数量；确定错误的类型；基于确定的错误的类型来指引存储器控制器，其中，DRAM包括每个存储器通道单个ECC芯片。