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公开(公告)号：CN110347611B
公开(公告)日：2023-07-28
申请号：CN201910193535.8
申请日：2019-03-14
Applicant: 三星电子株式会社
Abstract: 公开了一种存储器系统和存储器系统的操作方法。所述存储器系统包括：处理器，包括多个核和存储器控制器；第一半导体存储器模块，与存储器控制器通信。所述多个核响应于在存储器控制器从第一半导体存储器模块读取第一数据时检测到第一错误，接收用于执行第一异常处理的调用。所述多个核的第一主核执行第一异常处理，并且所述多个核的剩余核返回至先前执行的剩余操作。
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公开(公告)号：CN113760598A
公开(公告)日：2021-12-07
申请号：CN202110609330.0
申请日：2021-06-01
Applicant: 三星电子株式会社
Abstract: 提供了一种存储器模块及操作方法。所述存储器模块包括：存储器装置，被配置为：从主机接收第一刷新命令，并且在刷新时间期间响应于第一刷新命令而执行刷新操作；以及计算单元，被配置为：检测从主机提供给存储器装置的第一刷新命令，并且在刷新时间期间将第一错误图案写入存储器装置的第一地址处。
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公开(公告)号：CN110751966A
公开(公告)日：2020-02-04
申请号：CN201910548866.9
申请日：2019-06-24
Applicant: 三星电子株式会社
Abstract: 提供了对地址进行加扰的存储器装置。根据示例性实施例，所述存储器装置可包括：存储器单元阵列，包括连接到根据行地址的依次变化而按先后顺序布置的多条字线的多个存储器单元；行解码器，针对输入到行解码器的每个行地址，根据选择信号对行地址的第一位和行地址的第二位进行加扰，从而形成加扰行地址，对加扰行地址进行解码，并且基于加扰行地址从所述多条字线选择字线；以及反熔丝阵列，包括反熔丝，其中，选择信号的逻辑值被编程到所述反熔丝。所述多条字线的第一字线和第二字线可彼此相邻，并且与第一字线对应的行地址的第一值和与第二字线对应的行地址的第二值之间的差可以是与第一位对应的值。
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公开(公告)号：CN110349611A
公开(公告)日：2019-10-18
申请号：CN201910266363.2
申请日：2019-04-03
Applicant: 三星电子株式会社
IPC: G11C11/409 , G11C11/4078
Abstract: 提供一种半导体存储器模块和存储器系统。所述存储器系统包括：第一半导体存储器模块和处理器。处理器被配置为以页为单位访问第一半导体存储器模块，还被配置为：通过调整与对应于访问目标的虚拟地址相关联的页的数量并分配第一半导体存储器模块中的与调整的页的数量对应的页，来对与所述虚拟地址相关联的特定页中的页故障的发生进行响应。
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公开(公告)号：CN110347611A
公开(公告)日：2019-10-18
申请号：CN201910193535.8
申请日：2019-03-14
Applicant: 三星电子株式会社
Abstract: 公开了一种存储器系统和存储器系统的操作方法。所述存储器系统包括：处理器，包括多个核和存储器控制器；第一半导体存储器模块，与存储器控制器通信。所述多个核响应于在存储器控制器从第一半导体存储器模块读取第一数据时检测到第一错误，接收用于执行第一异常处理的调用。所述多个核的第一主核执行第一异常处理，并且所述多个核的剩余核返回至先前执行的剩余操作。
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Patent Agency Ranking
公开(公告)号：CN110308869B
公开(公告)日：2024-11-19
申请号：CN201910231779.0
申请日：2019-03-26
Applicant: 三星电子株式会社
IPC: G06F3/06
Abstract: 公开一种存储器系统、存储器模块以及操作存储器模块的方法。所述存储器系统包括：非易失性存储器模块；第一控制器，被配置为控制非易失性存储器模块。非易失性存储器模块包括：易失性存储器装置；非易失性存储器装置；第二控制器，被配置为控制易失性存储器装置和非易失性存储器装置。第一控制器可被配置为将读取请求发送到第二控制器。当在根据所述读取请求的读取操作期间从非易失性存储器装置没有接收到正常数据时，第一控制器可对第二控制器执行所述读取请求的一次或多次重新发送，而不限制第一控制器执行所述读取请求的一次或多次重新发送的次数。
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公开(公告)号：CN110751966B
公开(公告)日：2024-05-24
申请号：CN201910548866.9
申请日：2019-06-24
Applicant: 三星电子株式会社
Abstract: 提供了对地址进行加扰的存储器装置。根据示例性实施例，所述存储器装置可包括：存储器单元阵列，包括连接到根据行地址的依次变化而按先后顺序布置的多条字线的多个存储器单元；行解码器，针对输入到行解码器的每个行地址，根据选择信号对行地址的第一位和行地址的第二位进行加扰，从而形成加扰行地址，对加扰行地址进行解码，并且基于加扰行地址从所述多条字线选择字线；以及反熔丝阵列，包括反熔丝，其中，选择信号的逻辑值被编程到所述反熔丝。所述多条字线的第一字线和第二字线可彼此相邻，并且与第一字线对应的行地址的第一值和与第二字线对应的行地址的第二值之间的差可以是与第一位对应的值。
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公开(公告)号：CN116069548A
公开(公告)日：2023-05-05
申请号：CN202211132879.6
申请日：2022-09-16
Applicant: 三星电子株式会社
Abstract: 提供存储器装置、存储器模块和存储器控制器的操作方法。存储器装置包括：存储器单元阵列包括存储数据的正常区域和存储数据的奇偶校验位的奇偶校验区域；以及纠错码(ECC)引擎。ECC引擎被配置为基于第一数据和奇偶校验位确定第一数据中是否存在错误，并且响应于从存储器控制器接收到不纠正读取命令，输出处于第一数据中的错误位未被纠正的状态的第二数据。
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公开(公告)号：CN114721980A
公开(公告)日：2022-07-08
申请号：CN202111079951.9
申请日：2021-09-15
Applicant: 三星电子株式会社
IPC: G06F13/16
Abstract: 提供了一种加速器、包括加速器的计算系统以及加速器的操作方法。所述加速器包括：信号控制/监测电路，被配置为：基于监测从主机提供的信号，检测进入存储器装置的自刷新模式和退出自刷新模式；加速器逻辑，被配置为：生成第一命令/地址信号和第一条数据；以及选择器，被配置为：基于检测到进入自刷新模式而将第一命令/地址信号和第一条数据输出到存储器装置，并且基于检测到退出自刷新模式而将从主机提供的第二命令/地址信号和第二条数据输出到存储器装置。
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