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公开(公告)号：CN1236187A
公开(公告)日：1999-11-24
申请号：CN99107373.8
申请日：1999-05-18
Applicant: 三星电子株式会社
IPC: H01L21/8242 , H01L21/336
CPC classification number: H01L29/6659 , H01L21/823425 , H01L21/823864 , H01L27/092 , H01L27/10873 , H01L27/10894 , H01L29/6656
Abstract: 提供在金属氧化物半导体晶体管中的一种改进的源/漏结构形及其制造方法,其中其在外围区中形成栅双侧壁间隔层,同时在单元阵列区中形成栅单侧壁间隔层。形成的双侧壁间隔层有利地抑制短沟道效应,防止漏电流和减少薄层电阻。外围区中用于第二间隔层的绝缘层留在单元阵列区中,并在用于形成接触开口的层间绝缘层的腐蚀步骤期间用作腐蚀停止层,而且在硅化作用形成的步骤期间用作阻挡层,由此简化制造工艺。
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公开(公告)号：CN108206208B
公开(公告)日：2023-09-12
申请号：CN201711363980.1
申请日：2017-12-18
Applicant: 三星电子株式会社
IPC: H01L29/06 , H01L21/762
Abstract: 提供了一种半导体器件。所提供的半导体器件可以具有增强的可靠性和操作特性。半导体器件包括：衬底；形成在衬底内的器件隔离膜；形成在衬底内的第一栅结构；凹陷，形成在第一栅结构的至少一侧并在衬底和器件隔离膜内，该凹陷包括上部分和下部分，其中凹陷的下部分形成在衬底内，凹陷的上部分跨过衬底和器件隔离膜形成；埋入接触，填充该凹陷；以及信息存储器，电连接到埋入接触。
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公开(公告)号：CN108231773B
公开(公告)日：2023-06-27
申请号：CN201711223457.9
申请日：2017-11-29
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种制造半导体器件的方法。单元区域和核心区域被限定在衬底中。设置在单元区域中的位线结构被提供。设置在核心区域中的栅极结构被提供，以及设置在栅极结构上的核心盖膜被提供。核心盖膜的高度大于位线结构的高度。第一接触膜在位线结构上被形成。第二接触膜在核心盖膜上被形成。掩模在第一接触膜上被形成。核心盖膜的上表面使用掩模被暴露。第一接触膜使用蚀刻工艺被蚀刻直到第一接触膜的高度变得小于位线结构的高度。在蚀刻工艺中，对于第一接触膜的蚀刻速率大于对于位线结构和核心盖膜的蚀刻速率。
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公开(公告)号：CN112086475A
公开(公告)日：2020-12-15
申请号：CN202010115013.9
申请日：2020-02-25
Applicant: 三星电子株式会社
IPC: H01L27/24
Abstract: 提供了一种三维半导体存储器装置，所述三维半导体存储器装置包括：多条第一导线，在第一方向上水平延伸；第二导线，在与第一方向垂直的第二方向上竖直延伸；以及存储器单元，位于第一导线和第二导线之间的交叉点处。所述多条第一导线在与第一方向交叉的第三方向上彼此侧向地间隔开。每个存储器单元包括水平布置的可变电阻元件和开关元件。可变电阻元件包括：第一可变电阻图案和第二可变电阻图案，布置在第二方向上；第一电极，位于第一可变电阻图案与第一导线之间；第二电极，位于第二可变电阻图案与第二导线之间；以及第三电极，位于第一可变电阻图案与第二可变电阻图案之间。
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公开(公告)号：CN107275283B
公开(公告)日：2020-07-21
申请号：CN201710281627.2
申请日：2013-10-18
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L27/108
Abstract: 本发明提供了半导体器件及其制造方法。在形成该半导体器件的方法中，蚀刻停止图案和分开的间隔物能够形成在位线接触的侧壁上，其中蚀刻停止图案和分开的间隔物的每个包括相对于氧化物具有蚀刻选择性的材料。能够形成存储节点接触插塞孔，使得蚀刻停止图案和分开的间隔物形成存储节点接触插塞孔的与位线接触间隔开的一部分侧壁。清洁存储节点接触插塞孔以去除形成在存储节点接触插塞孔中的自然氧化物。本发明还公开了与该方法有关的器件。
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Patent Agency Ranking
公开(公告)号：CN108206208A
公开(公告)日：2018-06-26
申请号：CN201711363980.1
申请日：2017-12-18
Applicant: 三星电子株式会社
IPC: H01L29/06 , H01L21/762
CPC classification number: H01L27/10829 , H01L21/76224 , H01L27/10814 , H01L27/10823 , H01L27/10855 , H01L27/1087 , H01L27/10876 , H01L29/4236 , H01L29/0642
Abstract: 提供了一种半导体器件。所提供的半导体器件可以具有增强的可靠性和操作特性。半导体器件包括：衬底；形成在衬底内的器件隔离膜；形成在衬底内的第一栅结构；凹陷，形成在第一栅结构的至少一侧并在衬底和器件隔离膜内，该凹陷包括上部分和下部分，其中凹陷的下部分形成在衬底内，凹陷的上部分跨过衬底和器件隔离膜形成；埋入接触，填充该凹陷；以及信息存储器，电连接到埋入接触。
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公开(公告)号：CN107275283A
公开(公告)日：2017-10-20
申请号：CN201710281627.2
申请日：2013-10-18
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L27/108
Abstract: 本发明提供了半导体器件及其制造方法。在形成该半导体器件的方法中，蚀刻停止图案和分开的间隔物能够形成在位线接触的侧壁上，其中蚀刻停止图案和分开的间隔物的每个包括相对于氧化物具有蚀刻选择性的材料。能够形成存储节点接触插塞孔，使得蚀刻停止图案和分开的间隔物形成存储节点接触插塞孔的与位线接触间隔开的一部分侧壁。清洁存储节点接触插塞孔以去除形成在存储节点接触插塞孔中的自然氧化物。本发明还公开了与该方法有关的器件。
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公开(公告)号：CN1146968C
公开(公告)日：2004-04-21
申请号：CN99109412.3
申请日：1999-06-29
Applicant: 三星电子株式会社
IPC: H01L21/331 , H01L29/78
CPC classification number: H01L29/6659 , H01L21/26506 , H01L21/823807 , H01L21/823892 , H01L29/0847 , H01L29/1079 , H01L29/7833
Abstract: 向半导体衬底中注入第一导电杂质离子，由此形成阱区，其上再形成栅极。向栅极两侧的阱区中注入第一非导电杂质，以便控制其中的衬底缺陷，从而形成具有第一深度的第一沉淀区。向栅极两侧的阱区中注入第二非导电杂质离子，从而形成具有比第一深度相对浅的第二深度的源/漏区。向源/漏区中注入第二非导电杂质，以便控制其中的衬底缺陷，从而形成第二沉淀区。这种衬底缺陷如位错、扩展缺陷和堆垛层错同P-N结区隔离开，由此形成稳定P-N结。
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公开(公告)号：CN112017710B
公开(公告)日：2025-03-21
申请号：CN202010453083.5
申请日：2020-05-26
Applicant: 三星电子株式会社
Abstract: 公开了一种非易失性存储器器件。所述非易失性存储器器件包括：存储器单元阵列；字线驱动块，通过第一组字线连接到第一组存储器单元，并且通过第二组字线连接到第二组存储器单元；位线偏置和感测块，通过位线连接到第一组存储器单元和第二组存储器单元；可变电流供应块，产生要供应到所选择的字线的字线电流；以及控制逻辑块，接收地址和命令，并且基于地址来控制可变电流供应块以调整字线电流的量。控制逻辑块还根据所选择的字线与基底之间的距离来使字线电流的量变化。
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公开(公告)号：CN112017710A
公开(公告)日：2020-12-01
申请号：CN202010453083.5
申请日：2020-05-26
Applicant: 三星电子株式会社
Abstract: 公开了一种非易失性存储器器件。所述非易失性存储器器件包括：存储器单元阵列；字线驱动块，通过第一组字线连接到第一组存储器单元，并且通过第二组字线连接到第二组存储器单元；位线偏置和感测块，通过位线连接到第一组存储器单元和第二组存储器单元；可变电流供应块，产生要供应到所选择的字线的字线电流；以及控制逻辑块，接收地址和命令，并且基于地址来控制可变电流供应块以调整字线电流的量。控制逻辑块还根据所选择的字线与基底之间的距离来使字线电流的量变化。
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