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公开(公告)号：CN111863825B
公开(公告)日：2023-12-26
申请号：CN202010234941.7
申请日：2020-03-30
Applicant: 三星电子株式会社
Abstract: 公开了半导体存储器件及其制造方法。该半导体存储器件包括：第一半导体图案，在衬底上并包括彼此背对的第一端和第二端；第一导电线，在该第一端和该第二端之间、与该第一半导体图案的侧表面相邻并垂直于衬底的顶表面；第二导电线，与第一半导体图案的第一端接触，与第一导电线间隔开，并平行于衬底的顶表面；以及数据存储图案，与第一半导体图案的第二端接触。第一导电线具有与第一半导体图案的侧表面相邻地突出的突起。
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公开(公告)号：CN110137137B
公开(公告)日：2023-12-05
申请号：CN201910103231.8
申请日：2019-02-01
Applicant: 三星电子株式会社
IPC: H01L21/8238 , H01L29/78
Abstract: 一种集成电路半导体器件包括：第一区域，具有第一有源图案，该第一有源图案具有第一突出部分和第一凹陷部分；以及第二区域，具有第二有源图案，该第二有源图案具有第二突出部分和第二凹陷部分。第一栅极图案在第一突出部分上。第二栅极图案在第二突出部分上。第一源极/漏极区域在第一有源图案的第一凹陷部分之一上且在第一栅极图案中的两个之间。第一源极/漏极区域在其上部具有第一增强外延层。第二源极/漏极区域在第二有源图案的第二凹陷部分之一上且在第二栅极图案中的两个之间。第二源极/漏极区域具有第二增强外延层，该第二增强外延层具有与第一增强外延层的第一外延生长表面不同地成形的外延生长表面。
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公开(公告)号：CN108074984B
公开(公告)日：2023-09-05
申请号：CN201711128763.4
申请日：2017-11-15
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/08 , H01L29/36 , H01L21/336
Abstract: 提供了一种半导体器件，该半导体器件能够通过在源极/漏极区域中形成含碳的半导体图案来改善短沟道效应。该半导体器件包括：第一栅电极和第二栅电极，在鳍型图案上彼此间隔开；凹陷，形成在第一栅电极与第二栅电极之间的鳍型图案中；以及半导体图案，包括沿凹陷的轮廓形成的下半导体膜和在下半导体膜上的上半导体膜，其中下半导体膜包括顺序地形成在鳍型图案上的下外延层和上外延层，并且上外延层的碳浓度大于下外延层的碳浓度。
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公开(公告)号：CN116266990A
公开(公告)日：2023-06-20
申请号：CN202211604342.5
申请日：2022-12-13
Applicant: 三星电子株式会社
Abstract: 提供了半导体器件和包括该半导体器件的电子系统。所述半导体器件包括：外围电路结构，位于衬底上；以及存储单元阵列，位于外围电路结构上，并且包括在与衬底的上表面基本垂直的第一方向上布置的多个存储单元，其中，外围电路结构包括：第一元件隔离层，位于衬底上并且限定第一有源区；沟道半导体层，位于第一有源区上并且包括处于比第一元件隔离层的上表面高的高度处的上表面；第一栅极结构，位于沟道半导体层上；第二元件隔离层，位于衬底上，限定第二有源区和第三有源区，并且包括处于比第一元件隔离层的上表面高的高度处的上表面；第二栅极结构，位于第二有源区上；以及第三栅极结构，位于第三有源区上。
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Patent Agency Ranking
公开(公告)号：CN110137137A
公开(公告)日：2019-08-16
申请号：CN201910103231.8
申请日：2019-02-01
Applicant: 三星电子株式会社
IPC: H01L21/8238 , H01L29/78
Abstract: 一种集成电路半导体器件包括：第一区域，具有第一有源图案，该第一有源图案具有第一突出部分和第一凹陷部分；以及第二区域，具有第二有源图案，该第二有源图案具有第二突出部分和第二凹陷部分。第一栅极图案在第一突出部分上。第二栅极图案在第二突出部分上。第一源极/漏极区域在第一有源图案的第一凹陷部分之一上且在第一栅极图案中的两个之间。第一源极/漏极区域在其上部具有第一增强外延层。第二源极/漏极区域在第二有源图案的第二凹陷部分之一上且在第二栅极图案中的两个之间。第二源极/漏极区域具有第二增强外延层，该第二增强外延层具有与第一增强外延层的第一外延生长表面不同地成形的外延生长表面。
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公开(公告)号：CN109427778B
公开(公告)日：2024-03-29
申请号：CN201810993514.X
申请日：2018-08-29
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 本公开提供了半导体器件。一种半导体器件包括：在基板上的第一鳍型图案；在基板上的第二鳍型图案，平行于第一鳍型图案；以及在第一鳍型图案和第二鳍型图案上的外延图案。外延图案可以包括在第一鳍型图案和第二鳍型图案上的共用半导体图案。共用半导体图案可以包括与第一鳍型图案相邻的第一侧壁和与第二鳍型图案相邻的第二侧壁。第一侧壁可以包括第一下晶面、在第一下晶面上的第一上晶面、以及连接第一下晶面和第一上晶面的第一连接曲面。第二侧壁可以包括第二下晶面、在第二下晶面上的第二上晶面、以及连接第二下晶面和第二上晶面的第二连接曲面。
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公开(公告)号：CN111403388B
公开(公告)日：2023-11-28
申请号：CN201911051043.1
申请日：2019-10-31
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体器件和制造该半导体器件的方法，该方法包括：在基板上形成器件隔离层，该器件隔离层限定多个有源区；以及形成与有源区交叉且被掩埋在基板中的多条栅极线。形成栅极线包括在基板上形成与有源区交叉的沟槽；在沟槽的侧壁和底表面上形成功函数控制层；在功函数控制层上形成导电层；在功函数控制层上和在导电层上顺序地形成阻挡层和源层，源层包括功函数控制元素；以及使功函数控制元素从源层扩散到功函数控制层的上部分中。
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公开(公告)号：CN111863825A
公开(公告)日：2020-10-30
申请号：CN202010234941.7
申请日：2020-03-30
Applicant: 三星电子株式会社
IPC: H01L27/11521 , H01L27/11551 , H01L27/11568 , H01L27/11578
Abstract: 公开了半导体存储器件及其制造方法。该半导体存储器件包括：第一半导体图案，在衬底上并包括彼此背对的第一端和第二端；第一导电线，在该第一端和该第二端之间、与该第一半导体图案的侧表面相邻并垂直于衬底的顶表面；第二导电线，与第一半导体图案的第一端接触，与第一导电线间隔开，并平行于衬底的顶表面；以及数据存储图案，与第一半导体图案的第二端接触。第一导电线具有与第一半导体图案的侧表面相邻地突出的突起。
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公开(公告)号：CN111403388A
公开(公告)日：2020-07-10
申请号：CN201911051043.1
申请日：2019-10-31
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
Abstract: 一种半导体器件和制造该半导体器件的方法，该方法包括：在基板上形成器件隔离层，该器件隔离层限定多个有源区；以及形成与有源区交叉且被掩埋在基板中的多条栅极线。形成栅极线包括在基板上形成与有源区交叉的沟槽；在沟槽的侧壁和底表面上形成功函数控制层；在功函数控制层上形成导电层；在功函数控制层上和在导电层上顺序地形成阻挡层和源层，源层包括功函数控制元素；以及使功函数控制元素从源层扩散到功函数控制层的上部分中。
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