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公开(公告)号：CN111354731B
公开(公告)日：2025-01-10
申请号：CN201911014685.4
申请日：2019-10-23
Applicant: 三星电子株式会社
Abstract: 提供了三维(3D)半导体存储器件。一种3D半导体存储器件包括衬底上的电极结构。电极结构包括堆叠在衬底上的栅电极。栅电极包括电极焊盘区。该3D半导体存储器件包括穿透一个电极焊盘区的虚设竖直结构。虚设竖直结构包括虚设竖直半导体图案和从虚设竖直半导体图案的一部分朝向衬底延伸的接触图案。
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公开(公告)号：CN110021605B
公开(公告)日：2024-12-03
申请号：CN201811462966.1
申请日：2018-11-30
Applicant: 三星电子株式会社
IPC: H10B41/35 , H10B41/27 , H10B41/41 , H10B41/50 , H10B43/35 , H10B43/27 , H10B43/40 , H10B43/50 , H01L23/538
Abstract: 一种三维半导体存储器件包括：外围逻辑结构，包括设置在半导体衬底上的多个外围逻辑电路；水平半导体层，设置在外围逻辑结构上；电极结构，包括竖直地交替堆叠在水平半导体层上的多个电极和绝缘层；以及贯通互连结构，穿透电极结构和水平半导体层，并且包括连接到外围逻辑结构的贯通插塞。绝缘层中的第一绝缘层的侧壁与贯通插塞间隔开第一距离。电极中的第一电极的侧壁与贯通插塞间隔开大于第一距离的第二距离。
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公开(公告)号：CN109817633B
公开(公告)日：2024-05-17
申请号：CN201811381116.9
申请日：2018-11-20
Applicant: 三星电子株式会社
Abstract: 提供了一种垂直存储器件，其包括：在基本垂直于衬底的上表面的第一方向上顺序堆叠的第一杂质区、第二杂质区和第三杂质区；栅电极结构，所述栅电极结构包括在所述第三杂质区上沿所述第一方向彼此间隔开的多个栅电极；沟道，所述沟道在所述衬底上沿所述第一方向延伸穿过所述栅电极结构、所述第二杂质区和所述第三杂质区以及所述第一杂质区的上部；以及电荷存储结构，所述电荷存储结构覆盖所述沟道的外侧壁的一部分和下表面。所述沟道直接接触所述第二杂质区的侧壁。
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公开(公告)号：CN109427804B
公开(公告)日：2023-10-10
申请号：CN201810951270.9
申请日：2018-08-20
Applicant: 三星电子株式会社
Abstract: 公开了一种三维半导体器件，包括：水平半导体层，包括具有第一导电性的多个阱区和具有第二导电性的分离杂质区；以及多个单元阵列结构，分别设置在水平半导体层的阱区上。分离杂质区位于阱区之间并与阱区接触。每个单元阵列结构包括堆叠结构和多个竖直结构，所述堆叠结构包括相对于水平半导体层的顶表面的竖直方向上的多个堆叠电极，所述多个竖直结构穿透堆叠结构并连接到相应的阱区。
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公开(公告)号：CN112802846A
公开(公告)日：2021-05-14
申请号：CN202010794199.5
申请日：2020-08-10
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
Abstract: 公开了垂直型非易失性存储器装置及其制造方法。所述垂直型非易失性存储器装置包括：基底，包括单元阵列区和延伸区，延伸区从单元阵列区沿第一方向延伸并且包括接触件；沟道结构，从基底沿竖直方向延伸；第一堆叠结构，包括沿着沟道结构的侧壁交替地堆叠的栅电极层和层间绝缘层；多个划分区，沿第一方向延伸并且在垂直于第一方向的第二方向上划分单元阵列区和延伸区；在延伸区中，两个绝缘层坝布置在彼此相邻的两个划分区之间；第二堆叠结构，包括在所述两个绝缘层坝之间交替地堆叠在基底上的牺牲层和层间绝缘层；以及电极垫，连接到延伸区中的第一栅电极层。
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Patent Agency Ranking
公开(公告)号：CN112447736A
公开(公告)日：2021-03-05
申请号：CN202010534661.8
申请日：2020-06-12
Applicant: 三星电子株式会社
IPC: H01L27/11519 , H01L27/11524 , H01L27/11526 , H01L27/11556
Abstract: 提供了一种垂直非易失性存储器装置。所述垂直非易失性存储器装置包括：沟道，位于基底上并且在与基底的上表面垂直的第一方向上延伸；第一电荷存储结构，位于沟道的外侧壁上；第二电荷存储结构，位于沟道的内侧壁上；第一栅电极，在基底上沿第一方向彼此分隔开，每个第一栅电极围绕第一电荷存储结构；以及第二栅电极，位于第二电荷存储结构的内侧壁上。
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公开(公告)号：CN112071854A
公开(公告)日：2020-12-11
申请号：CN202010516756.7
申请日：2020-06-09
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 一种非易失性存储器件包括：模制结构，包括交替地堆叠在衬底上的多个绝缘图案和多个栅电极；半导体图案，穿透模制结构并接触衬底；第一电荷存储膜；以及与第一电荷存储膜分隔开的第二电荷存储膜。第一电荷存储膜和第二电荷存储膜设置在每个栅电极与半导体图案之间。每个栅电极包括分别从栅电极的侧表面向内凹陷的第一凹部和第二凹部。第一电荷存储膜填充第一凹部的至少一部分，第二电荷存储膜填充第二凹部的至少一部分。
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公开(公告)号：CN107492554B
公开(公告)日：2020-09-15
申请号：CN201710432066.1
申请日：2017-06-09
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 本公开提供了半导体器件及其制造方法。在一个实施方式中，半导体器件包括在基板上使层间绝缘层和导电层交替的叠层。每个导电层在第一方向上延伸得少于导电层中的前一个，以限定导电层的所述前一个的着陆部分。绝缘插塞在导电层中的一个中且在着陆部分中的一个之下，并且接触插塞从着陆部分中的所述一个的上表面延伸。
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公开(公告)号：CN109755249A
公开(公告)日：2019-05-14
申请号：CN201811321330.5
申请日：2018-11-07
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 一种三维半导体存储器件包括在半导体衬底上的外围逻辑结构。水平半导体层在外围逻辑结构上并包括单元阵列区和连接区。电极结构在水平半导体层上沿第一方向延伸，并在交叉第一方向的第二方向上间隔开。彼此相邻的成对的电极结构对称地设置以限定部分地暴露水平半导体层的接触区。贯通通路结构在接触区上并将电极结构连接到外围逻辑结构。每个电极结构包括在连接区上沿第一方向延伸的多个栅绝缘区。栅绝缘区在第一方向上具有彼此不同的长度。
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公开(公告)号：CN112802846B
公开(公告)日：2025-01-24
申请号：CN202010794199.5
申请日：2020-08-10
Applicant: 三星电子株式会社
Abstract: 公开了垂直型非易失性存储器装置及其制造方法。所述垂直型非易失性存储器装置包括：基底，包括单元阵列区和延伸区，延伸区从单元阵列区沿第一方向延伸并且包括接触件；沟道结构，从基底沿竖直方向延伸；第一堆叠结构，包括沿着沟道结构的侧壁交替地堆叠的栅电极层和层间绝缘层；多个划分区，沿第一方向延伸并且在垂直于第一方向的第二方向上划分单元阵列区和延伸区；在延伸区中，两个绝缘层坝布置在彼此相邻的两个划分区之间；第二堆叠结构，包括在所述两个绝缘层坝之间交替地堆叠在基底上的牺牲层和层间绝缘层；以及电极垫，连接到延伸区中的第一栅电极层。
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