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公开(公告)号：CN118412014A
公开(公告)日：2024-07-30
申请号：CN202410605219.8
申请日：2024-05-15
Applicant: 北京大学
Abstract: 本申请涉及一种存储单元、存储阵列、电子设备及数据处理方法。该存储单元包括第一晶体管、第二晶体管，第一晶体管被配置为：第一端用于经由第一存储器件与第一位线电连接，第二端用于与源线电连接，控制端用于与第一字线电连接；第二晶体管被配置为：第一端用于经由第二存储器件与第二位线电连接，第二端与第一晶体管的第一端电连接，控制端用于与第二字线电连接，衬底与第一晶体管的衬底电连接且用于与写源线电连接。至少能够减少晶体管间隔带来的面积浪费。
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公开(公告)号：CN118295629A
公开(公告)日：2024-07-05
申请号：CN202410034892.0
申请日：2024-01-10
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
IPC: G06F7/58
Abstract: 本发明公开一种基于忆阻器阵列的多路真随机数发生器实现方法，属于集成电路技术领域。本发明多路真随机数发生器包括忆阻器阵列、熵源提取电路、控制电路和脉冲发生电路。本发明利用忆阻器阵列中器件的本征随机特性，实现了真随机数发生器多路随机比特流的并行输出。与现有技术相比，采用本发明能够使真随机数发生器保持在最高吞吐量，工作寿命显著提高，并且仅需较少时钟周期就能完成配置操作，提高了真随机数发生器的综合性能。
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公开(公告)号：CN118019351A
公开(公告)日：2024-05-10
申请号：CN202410051438.6
申请日：2024-01-12
Applicant: 北京大学
IPC: H10B63/00
Abstract: 本发明提供一种新型三维存储器阵列及制备方法，其中的三维存储器阵列包括底座晶体管以及与所述底座晶体管电连接，并且呈阵列分布的存储单元；其中，所述存储单元的一端与位线连接，另一端与字线连接；并且，位于同一层内的存储单元之间通过所述字线并联，位于不同层内的存储单元之间通过层与层之间的电连接孔连接；所有存储单元的底电极均与所述底座晶体管的漏极连接；所述位线、所述字线、所述底座晶体管共同控制所述存储单元的状态。利用上述发明能够提高阵列的存储密度及规模。
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公开(公告)号：CN117998867A
公开(公告)日：2024-05-07
申请号：CN202311662690.2
申请日：2023-12-06
Applicant: 北京大学
Abstract: 本发明提供一种新型三维存储器阵列及制备方法，其中的三维存储器阵列包括呈阵列分布的存储单元；存储单元的一端与字线WL连接，另一端与位线BL连接，在每条字线WL的底部设置有对应的选通晶体管，字线WL的底部与选通晶体管的漏极连接；选通晶体管的栅极与栅线GL连接，选通晶体管的源极与源线SL连接；位线BL、字线WL、源线SL及栅线GL共同控制存储单元的状态。利用上述发明能够降低1S1R对于选通管非线性的要求，减低面积开销，提高阵列的密度及存储规模。
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公开(公告)号：CN117995240A
公开(公告)日：2024-05-07
申请号：CN202311862656.X
申请日：2023-12-29
IPC: G11C11/408 , G11C11/4097 , G11C11/407
Abstract: 本申请提供的一种存储单元、存储阵列、操作方法及相关设备，包括：写晶体管、读晶体管、写字线、写位线及读位线；其中，写晶体管的栅极与写字线及读晶体管的源极连接，写晶体管的漏极与写位线连接，写晶体管的源极与读晶体管的栅极连接，读晶体管的漏极与读位线连接。
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Patent Agency Ranking
公开(公告)号：CN115794728B
公开(公告)日：2024-04-12
申请号：CN202211499618.8
申请日：2022-11-28
Applicant: 北京大学
Abstract: 本发明提出了一种存内计算位线钳位与求和外围电路及其应用，属于半导体和CMOS超大规模集成电路(ULSI)中的存内计算技术领域。该电路包括一个共用的偏置产生单元与多个并行的钳位求和输出单元，偏置产生单元用来产生所需的偏置电压，钳位求和单元使用运算放大器OP1与共源共栅管N2与N3以钳位位线BL电压，在运放输出稳定后把阵列与运放关闭而保持电容Cg上电压不变，以节省功耗。通过调节开启电流镜倍数与N12的开启时间实现直接相加或加权相加的功能。本发明能消除器件高阻电流对计算结果的影响，减少运放负载电流，减少ADC开启次数，并不需要数字移位求和单元，减少了存内计算系统的面积与功耗。
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公开(公告)号：CN116486857B
公开(公告)日：2024-04-02
申请号：CN202310555036.5
申请日：2023-05-17
Applicant: 北京大学
Abstract: 本发明提供了一种基于电荷再分配的存内计算电路，属于半导体(Semiconductor)和CMOS超大规模集成电路(ULSI)中的非挥发性存储器(Non‑volatile Memory)与存内计算(Compute‑In‑Memory)技术领域。本发明基于电荷再分配的存内计算电路，利用电荷再分配实现向量矩阵乘法计算，整个计算过程中只有电荷转移过程且没有直流电流，极大降低计算功耗；本发明中的多功能输出单元及外围电路，同时具备钳位求和、正负列求差、模拟移位相加与模数转换功能，相比分别独立实现以上模块，降低了系统面积开销。
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公开(公告)号：CN117634398A
公开(公告)日：2024-03-01
申请号：CN202311782142.3
申请日：2023-12-22
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
IPC: G06F30/367 , G11C11/34
Abstract: 本发明公开一种面向阻变存储器的高精度阵列模拟方法，属于集成电路技术领域。本发明针对不同的操作引入了不同的操作成功率，根据从数字控制电路接收到的阵列操作信号，利用随机数生成函数对相应操作的随机数变量进行赋值，并与相应的操作成功率常数进行比较，如果满足成功率条件，则应用于模拟ReRAM阵列的多维数组会成功被更新。本发明可以验证阻变存储芯片数字控制电路的功能正确性并实现芯片完整的读写操作过程，从而能够及时发现寄存器传输级代码或电路设计中存在的错误，缩短芯片研发周期，并大幅度增加芯片流片成功的几率，极大地提高了阻变存储器芯片设计的可靠性。
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公开(公告)号：CN117560929A
公开(公告)日：2024-02-13
申请号：CN202311274433.1
申请日：2023-09-28
Applicant: 北京大学
IPC: H10B51/30 , H01L29/78 , H01L21/336
Abstract: 本发明提供一种非易失铁电半导体存储器非易失铁电半导体存储器及制备方法，其中的存储器包括衬底、依次设置在衬底上方的控制栅和存储栅；其中，在衬底上设置有源极和漏极，位于源极和漏极之间的衬底区域形成隔离源极和漏极的沟道；在沟道和存储栅之间设置有铁电层，存储栅用于向铁电层的上表面施加电压，以改变铁电层的极化状态；控制栅用于控制沟道导通或关闭；通过控制存储栅、源极、控制栅以及漏极的电压，实现数据的写入、读取以及擦除。利用上述发明能够提高存储密度，降低功耗，增强可靠性。
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公开(公告)号：CN117377325A
公开(公告)日：2024-01-09
申请号：CN202311467983.5
申请日：2023-11-07
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
Abstract: 本发明提供了一种氧化物存储器的制备方法，属于半导体(semiconductor)和CMOS混合集成电路技术领域。本发明在传统MOSFET器件的漏端上制备氧化物存储器，该氧化物存储器包括底电极层、金属氧化物层、介质层和顶电极层，所述底电极层和顶电极层采用金属活性材料。本发明在氧氛围下采用激光退火的方式，通过在局部精细产热，可控地氧化存储器的电极，进而改变器件电极活性，最终提升器件性能。
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