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公开(公告)号：CN102221671B
公开(公告)日：2013-04-03
申请号：CN201110078659.5
申请日：2011-03-30
Applicant: 中国科学院计算技术研究所
IPC: G01R31/3177
Abstract: 本发明提供了信号稳定性检测器以及采用该信号稳定性检测器的时延测试装置。所述时延测试装置在每一个关键的组合逻辑输出点都设置了一个相应的信号稳定性检测器，用于检测在组合逻辑信号的稳定阶段内每个关键组合逻辑点输出的信号是否发生翻转；以及设置了一个全局错误信号生成器，用于在于当任何一个信号稳定性检测器检测到了组合逻辑信号在检测范围内发生翻转时生成一个全局错误信号，用来指示电路的定时失效。为了有效地支持离线时延测试，还在电路的扫描链中应用了一个局部扫描使能信号生成器。该时延测试装置可以有效地进行在线时延故障检测，又能对离线时延故障检测提供有效地支持，而且硬件开销比较低。
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公开(公告)号：CN101414489B
公开(公告)日：2012-09-05
申请号：CN200710176138.7
申请日：2007-10-19
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及一种容错存储器及其纠错容错方法，其中的容错存储器包括：第1层存储器阵列、第1层译码逻辑、公有冗余行、公有冗余列和第1层存储器纠错容错电路，所述第1层存储器阵列由若干个第0层存储器组成；所述第0层存储器包括第0层存储器阵列、第0层译码逻辑、私有冗余行、私有冗余列和第0层存储器纠错容错电路；所述第0层存储器阵列由若干个存储器字组成。其纠错容错方法是首先利用第0层的私有冗余行和冗余列对故障进行替换，如无法替换，则利用第1层的公有冗余行和冗余列对故障进行替换。本发明的优点包括：降低了存储器对测试和修复仪器的依赖，降低了存储器的成本；本发明具有良好的修复效率，提高了存储器的成品率。
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公开(公告)号：CN102609563A
公开(公告)日：2012-07-25
申请号：CN201210007365.8
申请日：2012-01-11
Applicant: 中国科学院计算技术研究所
IPC: G06F17/50
Abstract: 本发明提供一种SRAM型FPGA的低功耗设计方法，包括：步骤一、根据FPGA结构及电路信息，建立漏电功耗信息图；步骤二、在布线阶段对各MUX所对应的漏电功耗进行评估，得到漏电功耗；步骤三、将所述漏电功耗引入布线代价函数，从而在布线过程中降低电路漏电功耗。上述方法在布线阶段对电路进行低功耗设计，在布线过程中综合考虑电路时延开销、拥塞开销和漏电功耗开销，几乎不会对电路时序性能产生影响。通过修改电路连线实现方式进行低功耗设计，与FPGA芯片结构无关，不会对FPGA芯片的工艺制造产生影响，对当前主流FPGA均适用，而且不会引入额外的面积开销。
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公开(公告)号：CN102435931A
公开(公告)日：2012-05-02
申请号：CN201110341368.0
申请日：2011-11-02
Applicant: 中国科学院计算技术研究所
IPC: G01R31/28
Abstract: 本发明提供一种基于测量漏电变化的在线电路老化预测方法，包括：步骤一、在电路处于空闲时，向关键通路上的关键门施加多个测量向量，得到对应于所有测量向量的所有关键门漏电变化的线性方程；步骤二、联立对应于所有测量向量的所有关键门漏电变化的线性方程，以形成关键门的漏电变化线性方程组；步骤三、求解关键门漏电变化线性方程组，得到所有关键门漏电变化量，一条关键通路的漏电变化量是这条通路上所有关键门的漏电变化量之和；和步骤四、根据关键通路的漏电变化量和时延变化量之间的相关性来预测关键通路由于NBTI效应导致的老化。通过测量漏电变化来预测电路由于NBTI效应导致的老化，避免电路执行功能操作时产生的实时噪声对测量精度的影响。
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公开(公告)号：CN101706554B
公开(公告)日：2012-03-14
申请号：CN200910236849.8
申请日：2009-11-02
Applicant: 中国科学院计算技术研究所
IPC: G01R31/3177
Abstract: 本发明公开了用于部分增强型扫描时延测试的触发器选择方法及系统。该方法包括下列步骤：对电路中利用增强型扫描测试方法得到可测的跳变时延故障集合进行故障精简，得到精简后的故障全集；利用精简后的故障集合，计算电路中所有通用扫描触发器的0(1)激活相关度；利用精简后的故障集合，计算电路中所有通用扫描触发器的0(1)敏化相关度；计算电路中通用扫描触发器的0(1)可控度；根据通用扫描触发器的0(1)激活相关度、0(1)敏化相关度和0(1)可控度，计算电路中每个通用扫描触发器的选择函数值，从而在限定的增强型扫描触发器数量下，依次把相同数量的具有最大选择函数值的通用扫描触发器替换成增强型扫描触发器。
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Patent Agency Ranking
公开(公告)号：CN101764125B
公开(公告)日：2012-01-11
申请号：CN201010033983.0
申请日：2010-01-07
Applicant: 中国科学院计算技术研究所
IPC: H01L23/544 , H01L21/66
Abstract: 本发明涉及一种超速时延测试系统和方法，系统包括时钟信号选择器和位于被测电路扫描链上的测试时钟生成模块。所述测试时钟生成模块，用于根据在扫描移入阶段扫描移入的控制位生成测试时钟，将所述测试时钟输入所述时钟信号选择器；所述测试时钟包含加载边缘和捕获边缘，所述加载边缘和所述捕获边缘的时延差代表超速测试时的时钟周期。所述时钟信号选择器，根据选择信号和全局扫描使能信号，从所述测试时钟、被测电路的工作时钟、和扫描时钟中选择，将选择的时钟输入被测电路时钟树上，用于支持完成所期望的时延测试。本发明通过在片内生成频率可编程的测试时钟，能够有效检测被测电路中的小时延缺陷。
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公开(公告)号：CN101645829B
公开(公告)日：2011-11-16
申请号：CN200810118219.6
申请日：2008-08-07
Applicant: 中国科学院计算技术研究所
CPC classification number: Y02D70/30
Abstract: 本发明涉及无线传感器网络数据转发方法和系统。该方法包括：步骤1，目的节点发送自身地理位置信息，普通节点发送自身地理位置和剩余能量信息；步骤2，该普通节点接收所述目的节点的地理位置信息和邻居节点的地理位置和剩余能量信息；步骤3，该普通节点依据所述目的节点和邻居节点的地理位置信息，选择距离所述目的节点比自身近的邻居节点作为前趋邻居节点；步骤4，该普通节点估算以各个所述前趋邻居节点为下一跳到达所述目的节点的总传输次数；步骤5，该普通节点比较各个所述前趋邻居节点的总传输次数和剩余能量，从中选择出到达所述目的节点的路由的下一跳普通节点。本发明能够在保证数据可靠传输的同时，进行负载均衡，提高能量使用效率。
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公开(公告)号：CN101794330B
公开(公告)日：2011-11-09
申请号：CN200910244172.2
申请日：2009-12-30
Applicant: 中国科学院计算技术研究所
IPC: G06F17/50
Abstract: 本发明涉及集成电路验证方法及其系统，方法包括：步骤1，抽象引擎对待验证的集成电路进行抽象，生成对应的抽象模型，进行形式化计算；步骤2，激励生成引擎初始化根据待检测的集成电路的规范建立的马尔可夫模型；步骤3，激励生成引擎由马尔可夫模型生成激励，将激励输入仿真器，仿真器对待检测的集成电路进行仿真；步骤4，激励生成引擎依据形式化信息比较本周期仿真结果和上周期仿真获得的仿真结果，如果本周期仿真结果更接近目标状态，则调整马尔可夫模型中参数；步骤5，如果待检测的集成电路未达到目标状态并且仿真次数未超过预设次数，则执行步骤3；否则，终止仿真，并报告成功或者运行超时。本发明能够降低计算成本，提高检测效率。
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公开(公告)号：CN101285871B
公开(公告)日：2010-07-28
申请号：CN200810106261.6
申请日：2008-05-09
Applicant: 中国科学院计算技术研究所
IPC: G01R31/3185
Abstract: 本发明提供一种扫描链诊断向量生成方法和装置及扫描链诊断方法。所述诊断向量生成方法，包括如下步骤：确定扫描链的故障类型；根据扫描链的故障类型设定约束条件；在约束条件下，使扫描单元的逻辑状态通过组合逻辑形成的路径传播到的输出或伪输出数目最大，生成扫描链诊断向量。所述诊断向量生成装置，包括如下部件：故障类型判别单元，用于判别扫描链的故障类型；约束条件单元，用于根据故障类型设定约束条件；诊断向量生成单元，用于在所述约束条件下，使扫描单元的逻辑状态通过组合逻辑形成的路径传播到的原始输出或伪输出数目最大，生成扫描链诊断向量。本发明能够有效地容忍组合逻辑中的故障，且不会给电路带来硬件开销。
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公开(公告)号：CN101706553A
公开(公告)日：2010-05-12
申请号：CN200910236848.3
申请日：2009-11-02
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种片上通路时延测量电路及方法。所述测量电路，包括多级测量单元，并且从最后一级测量单元到第一级测量单元，每级测量单元的测量分辨率以2的倍数递增；每一级测量单元，包括：第一多路选择器、第二多路选择器、第三多路选择器、第四多路选择器、上升沿敏感触发器、第一时延单元、第二时延单元、第三时延单元和第四时延单元，以及第五时延单元和第六时延单元。
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