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公开(公告)号：CN106847885A
公开(公告)日：2017-06-13
申请号：CN201710110370.4
申请日：2017-02-28
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L29/423 , H01L29/739
CPC classification number: H01L29/0638 , H01L29/42304 , H01L29/7394
Abstract: 本发明提供一种低关断损耗槽栅SOI‑LIGBT器件结构，包括P型衬底、埋氧层二氧化硅、N型漂移区、P型阱区、N‑buffer层、氧化层、N型源端、P型接触区、N型阳极区；源端和P型阱区间的沟道右侧是栅氧层，栅氧层右边是多晶硅，多晶硅位于P型阱区右侧、N‑buffer层的左侧；本发明拥有双栅结构，在相同条件下有更大的电流能力，N型载流子存储层的引入减少了空穴直接向P型阱区的注入，使载流子分布更均匀，有利于关断时的载流子复合减少关断时间，同时槽介质二氧化硅使得N型漂移区的有效空间减少，也同时阻挡了右侧的载流子的注入，形成载流子积累层；基于这两个效应，本发明结构的关断损耗得到大幅度的降低。
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公开(公告)号：CN106847883A
公开(公告)日：2017-06-13
申请号：CN201710108735.X
申请日：2017-02-27
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L21/331 , H01L29/739
CPC classification number: H01L29/7393 , H01L29/0619 , H01L29/0623 , H01L29/66325
Abstract: 本发明提供一种可抑制Snapback现象的SOI‑LIGBT器件及其制造方法，其元胞结构包括衬底、埋氧层、厚介质层、厚硅层漂移区、P阱区、P型重掺杂发射极区、第一N型重掺杂区、N型buffer区、P型重掺杂集电极区、第二N型重掺杂区、集电极介质阻挡层、集电极接触电极、超薄顶层硅漂移区、P发射极接触电极、栅氧化层、多晶硅栅、P条、N条，N条与P条在Z方向上交替设置在厚硅层漂移区中，本发明通过采用超薄顶层硅漂移区增强埋层电场提高SOI器件的纵向击穿电压；采用厚硅层漂移区来降低器件比导通电阻，对超薄顶层硅漂移区和厚硅层漂移区分别采用横向线性变掺杂调整表面电场分布，使其在保持器件高的击穿电压的同时极大地降低了比导通电阻。
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公开(公告)号：CN119300393A
公开(公告)日：2025-01-10
申请号：CN202411256930.3
申请日：2024-09-09
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H10D30/47 , H10D62/824 , H10D62/854
Abstract: 本发明属于功率半导体技术领域，尤其是涉及一种具有雪崩过流能力的新型GaN功率半导体器件。本发明由横向GaN器件与垂直GaN器件结合，在横向GaN结构的沟道下方放置垂直GaN结构。器件正常工作时，栅极施加正向偏压，漏源之间施加正向偏压，器件上方横向GaN结构导通，有电流通过，下方垂直GaN结构反偏，几乎无电流。当器件处于反向耐压状态时，上方横向GaN结构无导通电流，下方垂直GaN结构反偏同样无导通电流。随着漏源之间电压一直增加，下方垂直GaN结构发生雪崩击穿，反向耐压下电流主要通过下方GaN垂直结构从漏极流向源极，从而使本发明的新型GaN功率半导体器件具有雪崩击穿，并且相较于传统PGaN栅GaN HEMT器件耐压有所提升。
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公开(公告)号：CN118866966A
公开(公告)日：2024-10-29
申请号：CN202410900931.0
申请日：2024-07-05
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/78 , H01L29/06 , H01L29/36 , H01L21/336 , H01L21/22
Abstract: 本发明提供一种优化体二极管性能的横向高压MOS器件及掺杂的方法，属于功率半导体器件技术领域。所述方法针对横向金属氧化物半导体器件的漂移区或体区进行局域寿命控制，以优化其体二极管的反向恢复特性。在功率器件尺寸日益缩小的趋势下，由于体二极管性能而导致的损耗越来越受到人们关注，通过整体寿命控制在减小体二极管反向恢复电荷的同时往往会导致器件正向特性和击穿特性变差，本发明在此背景下，通过注入氦离子，在漂移区或者体区的特定位置进行局域寿命控制，以改善器件体二极管的反向恢复特性，同时获得较好的正反向特性折衷关系。
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公开(公告)号：CN117393562A
公开(公告)日：2024-01-12
申请号：CN202311397704.2
申请日：2023-10-25
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L27/07 , H01L29/778
Abstract: 本发明涉及功率半导体技术，特别涉及一种具有集成雪崩二极管结构的p‑GaN HEMT器件。本发明中器件缓冲层具有高掺杂P型GaN层、低掺杂n型GaN漂移区层与高掺杂n型GaN层，形成pin二极管，且HEMT器件漏极与二极管阴极相连，源极与二极管阳极相连，实现p‑GaN HEMT器件与二极管器件的反并联。通过在缓冲层引入pin雪崩二极管结构，使得p‑GaN HEMT器件在UIS条件下，二极管发生雪崩，保护p‑GaN HEMT器件；另一方面，在缓冲层引入二极管结构避免了外接Si基、SiC基二极管而带来的器件面积增大问题，有利于器件面积减小，功率密度提升。
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Patent Agency Ranking
公开(公告)号：CN116417519A
公开(公告)日：2023-07-11
申请号：CN202310317792.4
申请日：2023-03-28
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/78 , H01L29/40 , H01L29/06 , H01L21/336
Abstract: 本发明涉及功率半导体技术，具体涉及一种功率MOSFET器件及制备方法，包括漏极金属，重掺杂第一导电类型半导体衬底，轻掺杂第二导电类型半导体外延层，第一导电类型半导体垂直沉片，栅极介质层，栅多晶硅电极，第二导电类型半导体体区，第一导电类型半导体漂移区，重掺杂第一导电类型半导体源区，重掺杂第二导电类型半导体欧姆接触区，第一绝缘介质层，源极金属，沟槽结构，第二绝缘介质层，重掺杂第一导电类型多晶硅。本发明具有垂直沉片结构，可以将电流路径由横向变为纵向，且由漂移区和垂直沉片构成的横纵向耐压结构有效地提高了器件的耐压特性。此外，该结构还具有较小的栅极寄生效应和较大的电流能力。
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公开(公告)号：CN114823631B
公开(公告)日：2023-05-26
申请号：CN202210450265.6
申请日：2022-04-27
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L23/552 , H01L29/06 , H01L29/78
Abstract: 本发明提供了一种抗辐射的高压器件结构，相比起传统高压LDMOS器件结构，本发明在场氧化层下方的漂移区内引入高掺杂的Ptop+层和一般掺杂的Ptop层；在埋氧化层上方的漂移区内引入高掺杂的Pbury+层和一般掺杂的Pbury层。本发明新引入的高掺杂层可以屏蔽氧化层中的正的辐射陷阱电荷对漂移区的影响，保持初始特性不变的情况下，有效抑制了由总剂量辐射效应引起的器件导通电阻的退化。
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公开(公告)号：CN114825263B
公开(公告)日：2023-04-28
申请号：CN202210582206.4
申请日：2022-05-26
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H02H3/08 , H02H1/00 , H03K17/081 , H03K17/687
Abstract: 本发明属于功率半导体集成技术领域，涉及一种全氮化镓集成二级关断过流保护电路。本发明包括高压隔离及检测电路，消隐及延迟电路，判断电路，可调钳位电路，硬关断泄流电路。高压隔离电路及检测电路：关闭时用于逻辑电路与母线电压之间的隔离，工作时实现漏端电压监测；消隐电路：用于屏蔽器件开启时的栅信号抖动；判断电路：用于过流信号的判断；延时电路：用于信号延时；可控钳位电路：用于产生可调的钳位电压；硬关断泄流电路：用于实现器件的快速关断。本发明的全氮化镓集成二级关断过流保护电路能实现二级关断中各阶段的可控，从而能更好的抑制氮化镓功率器件关断时产生的漏源电压过冲，并与氮化镓工艺平台兼容。
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公开(公告)号：CN115985938A
公开(公告)日：2023-04-18
申请号：CN202211736214.6
申请日：2022-12-30
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L21/336 , H01L29/78 , H01L29/861 , H01L29/739 , H01L21/331 , H01L21/329 , H01L21/265
Abstract: 本发明提供一种重离子注入型集成超结器件及制造方法，包括：第一导电类型半导体衬底、第二导电类型漂移区、第一导电类型阱区、第一导电类型埋层和第二导电类型埋层，位于器件表面的多晶硅栅电极，第一介质氧化层、第二介质氧化层，亚微米超结位于第一导电类型埋层和第二导电类型埋层之间，在埋层注入后采用重离子注入并透过场氧化层形成；本发明基于重离子与轻离子的扩散系数不同，通过在漂移区内引入重离子注入的亚微米超结，能够在器件内部提供低阻通路，降低开态时的比导通电阻，且不受高温推结工艺的影响；此外通过优化热预算，能够形成扩散保护环，降低器件表面电场。
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公开(公告)号：CN114823873A
公开(公告)日：2022-07-29
申请号：CN202210460657.0
申请日：2022-04-28
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供一种能够增大设计窗口、提高工艺容差的超结功率器件终端结构，该结构在过渡区和器件边缘之间的终端区顶部设有新型多晶硅阻性场板，利用场板内电势均匀分布的特性在终端内顶部引入额外的电场来限制非耗尽区的扩展，优化电荷分布。本发明结构包括第一掺杂类型外延层、第二掺杂类型超结柱区、第二掺杂类型体区、第二掺杂类型横向连接层、第二掺杂类型体接触区、第一掺杂类型源接触区、栅氧化层、钝化层、场氧化层、栅电极、第二掺杂类型边缘接触区、多晶硅阻性场板、金属层等。本发明结构与无场板终端结构相比更容易维持高耐压，使脆弱的终端区达到与元胞区相同的击穿电压容差水平，增大设计窗口，提高设计灵活性，降低工艺控制难度。
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