-
公开(公告)号：CN110518060A
公开(公告)日：2019-11-29
申请号：CN201910845034.3
申请日：2019-09-07
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供一种横向变掺杂结终端结构，包括场板、厚氧化层、第一导电类型半导体横向变掺杂区、第一导电类型半导体主结、第二导电类型半导体漂移区、第二导电类型半导体衬底、金属化漏极，第一导电类型半导体横向变掺杂区由若干个横向变掺杂子区所构成，当该终端结构承受反向耐压时，随着反向电压的增加，横向变掺杂区子区依次被完成耗尽，与常规VLD结构相比，本发明在低反偏电压下，只有少数横向变掺杂区参与耐压，减少了PN结面积，反向电流降低；正向导通时，本发明仅有与主结连在一起的第一段横向变掺杂区参与载流子注入，减小了终端区的非平衡载流子注入。
-
公开(公告)号：CN107402594B
公开(公告)日：2019-01-18
申请号：CN201710773696.5
申请日：2017-08-31
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: G05F1/56
Abstract: 本发明涉及集成电路技术。本发明解决了现有低压差线性稳压器功耗较大的问题，提供了一种实现高电源电压转变的低功耗低压差线性稳压器，其技术方案可概括为：实现高电源电压转变的低功耗低压差线性稳压器，包括外部电源输入端、电压输出端、PMOS管一、PMOS管二、NJFET耐压管一、NJFET耐压管二、NMOS管一、NMOS管二、耗尽型NMOS管、二极管、电阻一及电阻二。本发明的有益效果是，其避免使用误差放大器及带隙基准源，电路结构简单，功耗较小，能够实现高压电源的变换，适用于低压差线性稳压器。
-
公开(公告)号：CN107092295B
公开(公告)日：2018-08-14
申请号：CN201710291748.5
申请日：2017-04-28
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: G05F1/56
Abstract: 一种高摆率快速瞬态响应LDO，属于电子电路技术领域。采用跨导线性环结构，包括第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8和第二功率管MNP2组成的NMOS跨导线性环，第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6和第七PMOS管MP7组成的PMOS跨导线性环，保证了输出发生负载跳变时，能快速响应，同时第一功率管MNP1和和第二功率管MNP2形成推挽输出结构保证了大的输出摆率；本发明可为DDR内存芯片提供一种新型的供电方法，还可以有效降低功耗。
-
公开(公告)号：CN107910372A
公开(公告)日：2018-04-13
申请号：CN201711119031.9
申请日：2017-11-14
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/778 , H01L29/417 , H01L29/423 , H01L29/47 , H01L29/51
CPC classification number: H01L29/7786 , H01L29/41775 , H01L29/42316 , H01L29/475 , H01L29/517 , H01L29/518
Abstract: 本发明属于半导体功率器件技术领域，特别涉及一种氮化镓栅控遂穿双向开关器件。本发明提供了一种不存在欧姆接触的氮化镓栅控遂穿双向开关器件，可以避免高温欧姆退火工艺带来的一系列负面影响。通过每个肖特基接触附近的绝缘栅结构控制肖特基接触下方势垒层的能带结构来改变该器件的工作状态，实现该器件的双向导通和双向阻断能力。由于本发明中不存在欧姆接触，不需要利用重金属，该器件可以与传统的CMOS工艺兼容。
-
公开(公告)号：CN107508583A
公开(公告)日：2017-12-22
申请号：CN201710774034.X
申请日：2017-08-31
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H03K17/284 , H03K17/28
CPC classification number: H03K17/284 , H03K17/28
Abstract: 本发明涉及集成电路技术。本发明一种基于电流型电容倍增的长延时电路，能够在现有电流型电容倍增电路的基础上进行改进，来实现面积小、工艺偏差比较小的长延迟电路，其技术方案可概括为：基于电流型电容倍增的长延时电路，包括外部电源输入端、电路输出端、NMOS管一、NMOS管二、PMOS管一、电容、电流源、PMOS管二、NMOS管三、比较器、基准电压输入端及计数器。本发明的有益效果是，采用了电流型电容倍增技术，使用较小的电容即可实现长延时的目的，且加入比较器及计数器，提升计数时间后可实现更长的延时，适用于长延时电路。
-
Patent Agency Ranking
公开(公告)号：CN107390772A
公开(公告)日：2017-11-24
申请号：CN201710773734.7
申请日：2017-08-31
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: G05F3/26
CPC classification number: G05F3/26
Abstract: 本发明涉及集成电路技术。本发明解决了现有低压差线性稳压器功耗较大的问题，提供了一种高电源电压低功耗低压差线性稳压器，其技术方案可概括为：高电源电压低功耗低压差线性稳压器，包括外部电源输入端、电压输出端、PMOS管一、PMOS管二、JFET耐压管一、JFET耐压管二、NMOS管、NPN管一、NPN管二、二极管、电容、电阻一、电阻二、电阻三及电阻四。本发明的有益效果是，避免使用误差放大器，电路结构简单，功耗较小，由于使用了JFET耐压管一及JFET耐压管二，从而可以在高电源电压下工作，适用于低压差线性稳压器。
-
公开(公告)号：CN106847884A
公开(公告)日：2017-06-13
申请号：CN201710110296.6
申请日：2017-02-28
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L29/739
CPC classification number: H01L29/7394 , H01L29/0619 , H01L29/0623
Abstract: 本发明提供一种低关断损耗的SOI‑LIGBT器件结构，包括从下至上依次设置的P型衬底、埋氧层二氧化硅、N型漂移区、P型阱区、N‑buffer层、氧化层；P型阱区内部上方设有N型源端以及P型接触区；N‑buffer层内部上方设有N型阳极区；在N型漂移区的内部设有N型埋层、和/或P型埋层；本发明使器件结构的导通电阻得到降低；在关断过程中使得VA上升的速率在P型埋层未被耗尽之前更缓慢，在P型层耗尽完全时VA剧增；在耗尽区靠近P型埋层的边界时，给在漂移区储存的空穴提供了一个良好的泄放通道，导致储存的空穴载流子排除速度加快，拖尾时间降低；基于这两个效应，本发明结构的关断损耗得到大幅度的降低。
-
公开(公告)号：CN115085704B
公开(公告)日：2024-10-22
申请号：CN202210787494.7
申请日：2022-07-06
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H03K17/081 , H02H5/04
Abstract: 本发明属于功率集成电路技术领域，尤其涉及一种应用于智能功率开关的保护电路。本发明在片内增加一个靠近逻辑控制电路的温度传感器，在浪涌电流到来时，随着功率管结温的升高，两个温度传感器之间会产生一定的温度梯度，当温度梯度过大时，两个温度传感器给出功率限制的信号，将功率开关关断，待热量在整个芯片散开片内无较大温度梯度之后再重新开启。同时，在控制片内相对温度差的基础之上，在电流限制电路中引入多个档位，在功率管结温较低时限流值较高，在功率管结温较高时限流值变为低，从而保证功率管不被烧毁。既保证了温度较低时有较大的负载电流，又保证了芯片内相对温度差较低，使得芯片在经历多次功率循环之后仍具有较高的可靠性。
-
公开(公告)号：CN117673154A
公开(公告)日：2024-03-08
申请号：CN202311338150.9
申请日：2023-10-16
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/78 , H01L21/336 , H01L29/06
Abstract: 本发明提供一种具有哑铃状体内埋层的新型LDMOS结构及制造方法，包括：第一导电类型半导体衬底、第二导电类型漂移区、第一导电类型阱区、第一导电类型埋层、第二导电类型埋层、位于器件表面的多晶硅栅电极、第一介质氧化层、第二介质氧化层。第一导电类型埋层和第二导电类型埋层位于漂移区体内；本发明通过新型工艺制造方法在漂移区引入哑铃状第一导电类型埋层与条形第二导电类型埋层，使器件漂移区内开态时形成更宽的导电路径，能够实现比导通电阻的降低；此外，该结构能够优化器件表面电场分布，解决器件可靠性的问题。
-
公开(公告)号：CN114823873B
公开(公告)日：2023-10-27
申请号：CN202210460657.0
申请日：2022-04-28
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供一种能够增大设计窗口、提高工艺容差的超结功率器件终端结构，该结构在过渡区和器件边缘之间的终端区顶部设有新型多晶硅阻性场板，利用场板内电势均匀分布的特性在终端内顶部引入额外的电场来限制非耗尽区的扩展，优化电荷分布。本发明结构包括第一掺杂类型外延层、第二掺杂类型超结柱区、第二掺杂类型体区、第二掺杂类型横向连接层、第二掺杂类型体接触区、第一掺杂类型源接触区、栅氧化层、钝化层、场氧化层、栅电极、第二掺杂类型边缘接触区、多晶硅阻性场板、金属层等。本发明结构与无场板终端结构相比更容易维持高耐压，使脆弱的终端区达到与元胞区相同的击穿电压容差水平，增大设计窗口，提高设计灵活性，降低工艺控制难度。
-
-
-
-
-
-
-
-
-
Search Results
3076
records
(took 0.139 seconds)
