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公开(公告)号：CN112613598A
公开(公告)日：2021-04-06
申请号：CN202011454516.5
申请日：2020-12-10
Applicant: 上海交通大学
Abstract: 本发明公开了一种基于FPGA模拟的阻变神经网络加速器评估方法，涉及存算一体体系结构领域，包括存算一体通用指令集的编译、架构模型的建立、加速器的软硬件实现以及深度神经网络的性能评估。为加快仿真速度，本文通过分析现有阻变神经网络加速器的架构通用性，利用FPGA资源的高度并行性和运行时指令驱动的灵活模拟方式，通过对有限硬件资源的分时复用，支持主流阻变神经网络加速器架构和指令集的功能模拟，并针对主流网络给出详尽的性能评估。相比传统的硬件模拟器，本发明可以在不修改硬件结构的前提下支持更多神经网络的映射和性能评估；相比传统的软件模拟器，针对深度神经网络，本发明大大缩短了仿真时间。
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公开(公告)号：CN112506468A
公开(公告)日：2021-03-16
申请号：CN202011424890.0
申请日：2020-12-09
Applicant: 上海交通大学
Abstract: 本发明提供了一种支持高吞吐多精度乘法运算的RISC‑V通用处理器，包括独立的乘法器数据通路，所述乘法器数据通路将多精度乘法器的数据通路与其他运算单元的数据通路分离，且多精度指令在执行阶段之后直接进入寄存器回写阶段而不用经过访存阶段，减少流水线寄存器的使用并节省面积和功耗，所述多精度乘法器具有独立的数据通路，进行将浮点乘法的结果写入矢量化寄存器文件VRF。本发明提供的一种支持高吞吐多精度乘法运算的RISC‑V通用处理器能高效地处理多精度计算需求。
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公开(公告)号：CN112488070A
公开(公告)日：2021-03-12
申请号：CN202011517057.0
申请日：2020-12-21
Applicant: 上海交通大学 , 上海航天测控通信研究所
Abstract: 一种面向遥感图像目标检测的神经网络压缩方法，包括基于深度学习框架对目标检测神经网络进行训练，得到基准网络模型和基准mAP指标；按照卷积层参数量大小顺序，逐层将传统卷积层拆分为一层深度卷积和一层逐点卷积两个参数量更小的卷积层，直至超过mAP指标损失阈值；进行基于TPE优化的自适应剪枝；对权重进行基于层的动态固定点量化，对输入特征图进行基于区域的动态固定点量化，进一步压缩网络模型，逐步降低量化位宽，直至mAP指标损失超过阈值。本发明能够自动对网络各层剪枝阈值进行调节，从而减少剪枝引起的性能损失；通过动态固定点量化，减少量化引起的性能损失；最终在遥感图像目标检测网络上达到25倍以上的压缩率，mAP指标损失不到1％。
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公开(公告)号：CN112084139A
公开(公告)日：2020-12-15
申请号：CN202010861508.6
申请日：2020-08-25
Applicant: 上海交通大学
IPC: G06F15/78
Abstract: 本发明公开了一种基于数据流驱动的多发射混合粒度可重构阵列处理器，涉及可重构阵列的异构节点设计技术领域。该阵列处理器包括数据访问单元、数据存储单元、粗粒度处理单元、细粒度处理单元、主核处理器、本地存储器和任务控制器。其中，粗粒度处理单元包括输入缓冲区、输出缓冲区、运算器、本地寄存器、可配置寄存器和可配置数据选择器。该阵列处理器提高了可重构阵列的并行执行能力，通过将功能操作码固化在硬件内部，减少主核指令的干预，减少取指译指开销，还保证了计算结果的正确性。
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公开(公告)号：CN111538475A
公开(公告)日：2020-08-14
申请号：CN202010219354.0
申请日：2020-03-25
Applicant: 上海交通大学
IPC: G06F7/58
Abstract: 本发明提供了一种基于FPGA的真随机数发生器构建系统及方法，包括：控制单元、熵源产生模块、熵提取器、熵源解码器、后处理模块以及随机数发生器；所述控制单元与熵源产生模块、熵提取器、熵源解码器、后处理模块分别相连；所述控制单元能够进行随机数发生器的初始化设置；所述随机数发生器需要外部提供一个时钟单元，其输出作为随机数发生器的工作时钟；所述随机数发生器的熵源来自熵源产生模块；所述熵源产生模块中的一个相互耦合的自定时振荡环产生的时钟抖动信号作为随机数发生器的熵源。本发明比传统的反相器振荡环或者没有耦合的自定时振荡环更稳定，鲁棒性更好，这样的真随机数发生器在电压或环境变化时可以相对稳定的工作。
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Patent Agency Ranking
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公开(公告)号：CN105426274B
公开(公告)日：2018-12-25
申请号：CN201510779979.1
申请日：2015-11-13
Applicant: 上海交通大学
Abstract: 本发明公开了一种容软错误的粗粒度可重构阵列，接收阵列的输入数据和阵列的配置信息，包括成阵列排布的多个执行单元。各执行单元包括三个多路复用器、运算器和寄存器堆；各多路复用器的第一输入端皆用于接收阵列的输入数据，第二输入端对应地与寄存器堆的三个输出端相连，第三输入端皆用于接收上一行执行单元的输出，控制端皆用于接收阵列的配置信息中的选择信号，输出端分别连接到运算器的三个输入端，运算器的控制端用于接收阵列的配置信息中的运算指令，运算器的运算结果输出到阵列之外、输出到下一行的任意一个执行单元中以及输出到寄存器堆。本发明硬件代价低，应用灵活，能将执行单元很容易地组织成三模冗余单元，从而实现容错加固功能。
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公开(公告)号：CN103544986B
公开(公告)日：2016-08-17
申请号：CN201310467311.4
申请日：2013-10-09
Applicant: 上海交通大学
Abstract: 本发明涉及一种基于电荷再利用和位线分级的低功耗8管SRAM芯片设计方法，包括以下步骤：1)在一块SRAM中使用两个不同的8管存储单元(N?type和P?type)，两个不同的8管存储单元的写位线之间通过四个开关连接；2)写操作时，在8管SRAM单元的写位线上进行位线电荷再利用技术，由两个不同的8管存储单元共同完成写操作；3)读操作时，两个不同的8管存储单元分别进行相同的读操作，该读操作采用读位线分级的结构，由读位线和其子位线共同完成读操作。与现有技术相比，本发明具有能耗低、稳定性高、性能佳、结构简单等优点。
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公开(公告)号：CN103544986A
公开(公告)日：2014-01-29
申请号：CN201310467311.4
申请日：2013-10-09
Applicant: 上海交通大学
Abstract: 本发明涉及一种基于电荷再利用和位线分级的低功耗8管SRAM芯片设计方法，包括以下步骤：1)在一块SRAM中使用两个不同的8管存储单元(N-type和P-type)，两个不同的8管存储单元的写位线之间通过四个开关连接；2)写操作时，在8管SRAM单元的写位线上进行位线电荷再利用技术，由两个不同的8管存储单元共同完成写操作；3)读操作时，两个不同的8管存储单元分别进行相同的读操作，该读操作采用读位线分级的结构，由读位线和其子位线共同完成读操作。与现有技术相比，本发明具有能耗低、稳定性高、性能佳、结构简单等优点。
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公开(公告)号：CN114153562B
公开(公告)日：2024-06-04
申请号：CN202111440847.8
申请日：2021-11-30
Applicant: 上海交通大学
IPC: G06F9/455
Abstract: 本发明公开了基于事件驱动的可重构空间阵列的仿真建模平台及方法，涉及空间阵列的快速、精确仿真领域领域，所述平台包括：以事件驱动为引擎；通过模块设计与通信接口实现的解耦，将所述仿真建模平台搭建成为模块的组合方式实现，通过参数化、桩替代实现不同的模块不同硬件参数的快速迭代，同时测试不同硬件通信机制的性能表现。本发明通过构建可扩展的事件驱动仿真框架，来解决架构探索中模拟平台与设计耦合度高，修改复杂的问题；与传统异构阵列模拟器相比，在相同应用架构下，应用事件驱动下模块化的仿真平台进行模拟仿真在debug模式下可以获得平均89％的仿真速度提升，在release模式下可以获得平均529％的仿真速度提升。
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