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公开(公告)号：CN114153562A
公开(公告)日：2022-03-08
申请号：CN202111440847.8
申请日：2021-11-30
Applicant: 上海交通大学
IPC: G06F9/455
Abstract: 本发明公开了基于事件驱动的可重构空间阵列的仿真建模平台及方法，涉及空间阵列的快速、精确仿真领域领域，所述平台包括：以事件驱动为引擎；通过模块设计与通信接口实现的解耦，将所述仿真建模平台搭建成为模块的组合方式实现，通过参数化、桩替代实现不同的模块不同硬件参数的快速迭代，同时测试不同硬件通信机制的性能表现。本发明通过构建可扩展的事件驱动仿真框架，来解决架构探索中模拟平台与设计耦合度高，修改复杂的问题；与传统异构阵列模拟器相比，在相同应用架构下，应用事件驱动下模块化的仿真平台进行模拟仿真在debug模式下可以获得平均89％的仿真速度提升，在release模式下可以获得平均529％的仿真速度提升。
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公开(公告)号：CN113723044A
公开(公告)日：2021-11-30
申请号：CN202111061410.3
申请日：2021-09-10
Applicant: 上海交通大学
IPC: G06F30/392 , G06N3/063
Abstract: 本发明公开了一种基于数据稀疏性的超额行激活存算一体加速器设计，涉及存算一体架构的神经网络加速器设计领域，包括三部分，构建基于行激活数据的预测机制，建模外围电路器件限制与计算并行度，解决所述外围电路与所述计算并行度的匹配问题；构建行激活超额订阅机制，自适应地调整所述计算并行度和资源使用，解决稀疏数据下计算阵列和所述外围电路利用率低，资源冗余的问题；针对神经网络数据稀疏性的特点，重新规划控制流和数据流，解决了利用数据稀疏性而引入的复杂电路设计的问题。本发明通过预测输出数据规模，建模外围电路器件限制与计算并行度关系，根据预测自适应地调整计算并行度和资源使用，以最大程度利用外围电路资源。
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公开(公告)号：CN113450863A
公开(公告)日：2021-09-28
申请号：CN202110776874.6
申请日：2021-07-09
Applicant: 上海交通大学
IPC: G11C29/00
Abstract: 本发明公开了一种对抗阻变对称存储器硬失效错误的方法，涉及基于新型材料的非易失存储器领域，其基于两种与数据存储方向无关的粒度，即最小的失效数据块粒度和RC块粒度，包括混合粒度重映射、失效字平移优化、重映射信息记录优化。混合粒度重映射和失效字平移优化数据恢复时的读次数被限制在最多两次，而借助重映射信息记录优化，存储空间的利用率被极大地提升。本发明可提高阻变对称存储器的使用寿命，增强存储器可靠性。
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公开(公告)号：CN109783300B
公开(公告)日：2021-07-27
申请号：CN201811560881.7
申请日：2018-12-20
Applicant: 上海交通大学 , 上海航天电子通讯设备研究所
IPC: G06F11/263
Abstract: 本发明提供了一种基于关键度的FPGA软错误多频度刷新方法，包括如下步骤：S1，以未防护电路作为测试电路，对测试电路对应的配置帧进行故障注入实验，得到配置帧关键度分布；S2，根据配置帧关键度分布计算最优刷新比例，调整不同帧的刷新频率；S3，根据最优刷新比例生成刷新地址序列，利用刷新地址序列依次对配置帧进行扫描并检查正确性，得到防护后电路。同时提供了一种刷新器。随机故障注入测试的结果显示，本发明所提供的基基于关键度的FPGA软错误多频度刷新方法及刷新器，相比盲刷新技术，系统出错率平均下降了20％，实现了对电路软错误的有效保护。
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公开(公告)号：CN113055060A
公开(公告)日：2021-06-29
申请号：CN202110249669.4
申请日：2021-03-08
Applicant: 上海交通大学
IPC: H04B7/0413 , H04L12/771
Abstract: 本发明提供了一种面向大规模MIMO信号检测的粗粒度可重构架构系统，包括：计算阵列模块，包括多个计算基本单元，其中每一个计算基本单元均包括一个计算单元及其配置单元a；访存阵列模块，包括多个访存基本单元，其中每一个访存基本单元均包括一个访存单元及其配置单元b；互连网络模块，包括多个路由基本单元，其中每一个路由基本单元均包括一个路由单元及其配置单元c；访存单元设置于计算阵列模块的外围；不同计算单元之间以及计算单元与访存单元均通过路由单元进行数据传输；不同路由单元之间相互连接。本发明针对面积效率进行优化，提高架构的面积效率。
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Patent Agency Ranking
公开(公告)号：CN112732638A
公开(公告)日：2021-04-30
申请号：CN202110090277.8
申请日：2021-01-22
Applicant: 上海交通大学 , 北京爱奇艺科技有限公司
Abstract: 本发明提供了一种基于CTPN网络的异构加速系统及方法，包括CPU端和FPGA端；所述FPGA端包括第一子图和第二子图，所述CPU端包括第三子图；所述第一子图包括CTPN网络CNN部分，第二子图包括RNN部分，所述第三子图包括CTPN网络剩余部分；所述第一子图和第二子图在FPGA端执行，所述第三子图在CPU端执行；所述FPGA端的输出作为第三子图的输入；所述CPU端最终实现网络推断，并得到最终结果。本发明可以在精度下降很小的情况下，大幅度提高CTPN网络的推断速度，让加速器更好地实现实时场景文字识别的功能。
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公开(公告)号：CN112463719A
公开(公告)日：2021-03-09
申请号：CN202011410089.0
申请日：2020-12-04
Applicant: 上海交通大学
IPC: G06F15/78
Abstract: 一种基于CGRA的存内处理系统，其特征在于，包括：中央处理器、主存、可重构阵列、全局指令寄存器，采用3D堆叠模式，每一个主存块对应一个逻辑层，所述逻辑层和存储芯片之间采用TSV技术进行直连；可重构阵列的处理单元被配置为存储单元或算术逻辑单元；存储单元用于与所述内存进行数据交换；算术逻辑单元用于根据寄存器数据、附近所述存储单元数据、配置信息进行计算。本发明的有益效果为：明显的性能优势，广泛的应用优势，在仿真平台下可以实现该架构的功能仿真，并应用到具体的数据密集型算法中，适配更多的算法应用，灵活性更高，可重构阵列全局指令存储器均采用非对称设计，大大提高了可重构阵列内部配置数据传输的效率。
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公开(公告)号：CN112306500A
公开(公告)日：2021-02-02
申请号：CN202011375400.2
申请日：2020-11-30
Applicant: 上海交通大学
IPC: G06F8/41
Abstract: 一种针对粗粒度可重构结构的降低多类访存冲突编译方法，在编译器后端面高度时，采用访存压力分摊方法进行处理，调整不同子DFG的启动时间，调度结果将会通过数组起始地址偏置分配方法处理，对一时间内所有的访存操作访问的不同数组起始地址进行调整，还包括冲突感知映射方法的处理，根据冲突矩阵和当前映射情况将不同操作映射至PE上，重排序和回溯算法确保了映射过程的正确性。本发明的有益效果为：有效降低多数组间的多存储体冲突，大幅度降低主存利用DMA传递数据至片上存储器的时间代价；避免访存冲突，带来CGRA上更高的应用加速比；编译器后端流程结构简单，算法复杂度低，编译速度快。
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公开(公告)号：CN111669137A
公开(公告)日：2020-09-15
申请号：CN202010345198.2
申请日：2020-04-27
Applicant: 上海交通大学
Abstract: 本发明提供了一种自适应可变增益延时放大器，其包括：双路自适应脉冲收缩电路，用于接收两路脉冲信号，并在两路脉冲信号的延时大于阈值时对两路脉冲信号之间的延时进行收缩，使其延时适配于所述可变增益延时放大电路的输入可变范围；可变增益延时放大电路，基于RS锁存器的亚稳态效应对所述双路自适应脉冲收缩电路输出的双路脉冲信号的延时进行放大。本发明提供的延时放大器的实现和控制方式，具有结构简单、增益可控、稳定性强的优点；采用双路自适应脉冲收缩单元对输入进行预处理的方式，线性区间与动态增益的提升，且增益可控。
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