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公开(公告)号：CN103281072B
公开(公告)日：2015-08-12
申请号：CN201310233035.5
申请日：2013-06-13
Applicant: 福州大学
IPC: H03K19/20
Abstract: 本发明涉及一种单电子晶体管与MOS管构成的双阈值逻辑单元，包括一PMOS管、一NMOS管和一单电子晶体管，所述PMOS管的源极连接电源Vdd，栅极连接一基准电压Vpg，漏极作为所述双阈值逻辑单元的输出端并连接所述NMOS管的漏极，所述NMOS管的栅极连接一基准电压Vng，源极连接所述单电子晶体管的漏极，所述单电子晶体管的源极接地，背栅连接一背栅电压Vctrl，所述单电子晶体管包括四个输入端V1、V2、V3和V4，设置相应的V1，V2，V3，V4和Vctrl，即可实现任意的二变量逻辑函数。本发明可以实现双阈值的逻辑功能，具有可重构的特性，可以实现任意的二变量逻辑函数。
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公开(公告)号：CN103281063A
公开(公告)日：2013-09-04
申请号：CN201310233016.2
申请日：2013-06-13
Applicant: 福州大学
IPC: H03K17/687
Abstract: 本发明涉及一种SET/MOS混合电路构成的选通逻辑电路，包括一PMOS管、一NMOS管和一单电子晶体管，所述PMOS管的源极连接电源Vdd，栅极连接一基准电压Vpg，漏极作为所述选通逻辑电路的输出端并连接所述NMOS管的漏极，所述NMOS管的栅极连接一基准电压Vng，源极连接所述单电子晶体管的漏极，所述单电子晶体管的源极接地，背栅连接一背栅电压Vctrl，所述单电子晶体管包括三个输入端，且C1=2*C2=2*C3，其中，C1、C2和C3分别为所述第一输入端、第二输入端和第三输入端的电容。本发明具有极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅。
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公开(公告)号：CN103346780B
公开(公告)日：2016-06-01
申请号：CN201310234237.1
申请日：2013-06-13
Applicant: 福州大学
IPC: H03K19/20
Abstract: 本发明利用新型纳米电子器件单电子晶体管与MOS管混合结构所具有的库仑阻塞振荡效应和多栅输入特性，提出了一个基于SET/MOS混合结构的可复用逻辑门。通过偏置输入端和控制端，该逻辑单元就能够实现或、或非、与、与非、异或、同或所有的二输入逻辑功能，而不需要改变电路的器件参数，仅消耗3个PMOS管，3个NMOS管和3个SET。该可复用逻辑门结构简单、功耗低、集成度高，具有较高的可重构特性，有望在将来的低功耗、高集成度的超大规模集成电路中得到应用。
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公开(公告)号：CN103346780A
公开(公告)日：2013-10-09
申请号：CN201310234237.1
申请日：2013-06-13
Applicant: 福州大学
IPC: H03K19/20
Abstract: 本发明利用新型纳米电子器件单电子晶体管与MOS管混合结构所具有的库仑阻塞振荡效应和多栅输入特性，提出了一个基于SET/MOS混合结构的可复用逻辑门。通过偏置输入端和控制端，该逻辑单元就能够实现或、或非、与、与非、异或、同或所有的二输入逻辑功能，而不需要改变电路的器件参数，仅消耗3个PMOS管，3个NMOS管和3个SET。该可复用逻辑门结构简单、功耗低、集成度高，具有较高的可重构特性，有望在将来的低功耗、高集成度的超大规模集成电路中得到应用。
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公开(公告)号：CN103279322A
公开(公告)日：2013-09-04
申请号：CN201310236890.1
申请日：2013-06-13
Applicant: 福州大学
IPC: G06F7/50
Abstract: 本发明利用单电子晶体管与MOS管混合结构所具有的库仑阻塞振荡效应和多栅输入特性，实现了基于阈值逻辑的超前进位加法器。由于阈值逻辑强大的逻辑功能，该电路仅由10个阈值逻辑门构成，整个电路仅消耗30个器件。与传统的纯CMOS超前进位加法器相比而言，该阈值逻辑型超前进位加法器的电路结构大大简化，管子数目显著减少，电路功耗进一步下降。该阈值逻辑型超前进位加法器有望在微处理器、数字信号处理器等领域中得到应用，有利于进一步降低电路功耗，节省芯片面积，提高电路的集成度。
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Patent Agency Ranking
公开(公告)号：CN103281063B
公开(公告)日：2016-06-01
申请号：CN201310233016.2
申请日：2013-06-13
Applicant: 福州大学
IPC: H03K17/687
Abstract: 本发明涉及一种SET/MOS混合电路构成的选通逻辑电路，包括一PMOS管、一NMOS管和一单电子晶体管，所述PMOS管的源极连接电源Vdd，栅极连接一基准电压Vpg，漏极作为所述选通逻辑电路的输出端并连接所述NMOS管的漏极，所述NMOS管的栅极连接一基准电压Vng，源极连接所述单电子晶体管的漏极，所述单电子晶体管的源极接地，背栅连接一背栅电压Vctrl，所述单电子晶体管包括三个输入端，且C1=2*C2=2*C3，其中，C1、C2和C3分别为所述第一输入端、第二输入端和第三输入端的电容。本发明具有极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅。
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公开(公告)号：CN103279322B
公开(公告)日：2016-01-13
申请号：CN201310236890.1
申请日：2013-06-13
Applicant: 福州大学
IPC: G06F7/50
Abstract: 本发明利用单电子晶体管与MOS管混合结构所具有的库仑阻塞振荡效应和多栅输入特性，实现了基于阈值逻辑的超前进位加法器。由于阈值逻辑强大的逻辑功能，该电路仅由10个阈值逻辑门构成，整个电路仅消耗30个器件。与传统的纯CMOS超前进位加法器相比而言，该阈值逻辑型超前进位加法器的电路结构大大简化，管子数目显著减少，电路功耗进一步下降。该阈值逻辑型超前进位加法器有望在微处理器、数字信号处理器等领域中得到应用，有利于进一步降低电路功耗，节省芯片面积，提高电路的集成度。
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公开(公告)号：CN103259527B
公开(公告)日：2016-02-24
申请号：CN201310188747.X
申请日：2013-05-21
Applicant: 福州大学
IPC: H03K19/0948
Abstract: 本发明涉及一种基于负微分电阻特性的SET/CMOS锁存器，包括一双栅单电子晶体管、一PMOS管和一NMOS管，其特征在于：所述PMOS管的源极连接电源电压Vdd，栅极作为所述锁存器的输入端，漏极作为所述锁存器的输出端并连接所述NMOS管的漏极和所述双栅单电子晶体管的一个栅极，所述NMOS管的栅极连接一基准电压Vg，源极连接所述双栅单电子晶体管的漏极，所述双栅单电子晶体管的另一个栅极连接一控制电压Vctrl，源极接地。本发明的锁存器与传统的CMOS锁存器相比，具有功耗低、电路结构简单、集成度高等优点；而与单电子锁存器相比，本发明的锁存器工作电压较高，输出电压摆幅大，并且减小了电路的传输延迟。
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公开(公告)号：CN103281072A
公开(公告)日：2013-09-04
申请号：CN201310233035.5
申请日：2013-06-13
Applicant: 福州大学
IPC: H03K19/20
Abstract: 本发明涉及一种单电子晶体管与MOS管构成的双阈值逻辑单元，包括一PMOS管、一NMOS管和一单电子晶体管，所述PMOS管的源极连接电源Vdd，栅极连接一基准电压Vpg，漏极作为所述双阈值逻辑单元的输出端并连接所述NMOS管的漏极，所述NMOS管的栅极连接一基准电压Vng，源极连接所述单电子晶体管的漏极，所述单电子晶体管的源极接地，背栅连接一背栅电压Vctrl，所述单电子晶体管包括四个输入端V1、V2、V3和V4，设置相应的V1，V2，V3，V4和Vctrl，即可实现任意的二变量逻辑函数。本发明可以实现双阈值的逻辑功能，具有可重构的特性，可以实现任意的二变量逻辑函数。
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公开(公告)号：CN103259527A
公开(公告)日：2013-08-21
申请号：CN201310188747.X
申请日：2013-05-21
Applicant: 福州大学
IPC: H03K19/0948
Abstract: 本发明涉及一种基于负微分电阻特性的SET/CMOS锁存器，包括一双栅单电子晶体管、一PMOS管和一NMOS管，其特征在于：所述PMOS管的源极连接电源电压Vdd，栅极作为所述锁存器的输入端，漏极作为所述锁存器的输出端并连接所述NMOS管的漏极和所述双栅单电子晶体管的一个栅极，所述NMOS管的栅极连接一基准电压Vg，源极连接所述双栅单电子晶体管的漏极，所述双栅单电子晶体管的另一个栅极连接一控制电压Vctrl，源极接地。本发明的锁存器与传统的CMOS锁存器相比，具有功耗低、电路结构简单、集成度高等优点；而与单电子锁存器相比，本发明的锁存器工作电压较高，输出电压摆幅大，并且减小了电路的传输延迟。
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