-
公开(公告)号:CN114899186A
公开(公告)日:2022-08-12
申请号:CN202210435477.7
申请日:2022-04-24
Applicant: 浙江大学杭州国际科创中心
IPC: H01L27/02
Abstract: 本发明公开了一种用于低压电路静电防护的可控硅器件,包括衬底以及设于衬底上的器件区,所述器件区包括N阱,所述N阱内设有注入区和第三N+注入区,所述第三N+注入区围绕所述注入区连续设置,所述第三N+注入区下方设有PESD注入层;所述注入区被分割为相邻的第一N+注入区、第一P+注入区,第二N+注入区,所述第一N+注入区、第二N+注入区、N阱、PESD注入层、第三N+注入区构成NPN三极管;所述第一P+注入区、N阱、PESD注入层、第三N+注入区形成PNPN可控硅路径;所述第一N+注入区、第一P+注入区、第二N+注入区通过金属导线接入电学阳极;所述第三N+注入区通过金属导线接入电学阴极。
-
公开(公告)号:CN117832213A
公开(公告)日:2024-04-05
申请号:CN202311849548.9
申请日:2023-12-29
Applicant: 浙江大学 , 北京东方计量测试研究所
Abstract: 本发明公开了一种半导体静电防护技术领域的静电防护器件,旨在解决现有技术中静电防护器件鲁棒性较差的问题。其包括:第一端子和第二端子在接入需要静电防护的电路后,当第一端子和第二端子任一端遭遇静电脉冲时,电容的极板发生电子迁移,由于静电发生时间极短,此时电子迁移可看做电容短接,碳纳米管导通两端的第一端子和第二端子,静电脉冲通过第一端子、碳纳米管和第二端子形成的通路逃开需要静电防护的电路,从电源端口流走;没有静电脉冲时,电容阻隔直流电通过。
-
公开(公告)号:CN114695345A
公开(公告)日:2022-07-01
申请号:CN202210313795.6
申请日:2022-03-28
Applicant: 浙江大学
IPC: H01L27/02
Abstract: 本发明公开了一种用于集成电路的可控硅静电防护器件,包括衬底以及设于衬底上的器件区,器件区包括相邻设置的N阱和P阱,N阱内设有第一N+注入区、第一P+注入区和第二P+注入区,P阱内设有第二N+注入区、第三N+注入区和第三P+注入区,器件区外还设有第一多晶硅和第二多晶硅,第一多晶硅与第一P+注入区、N阱、第二P+注入区构成PMOS管;第二多晶硅与第二N+注入区、P阱、第三N+注入区构成NMOS管;第一P+注入区、第一多晶硅、第二N+注入区通过金属导线相连并接入电学阳极;第二P+注入区、第二多晶硅、第三N+注入区通过金属导线相连并接入电学阴极;第一N+注入区与第三P+注入区通过金属导线相连。
-
公开(公告)号:CN116779605A
公开(公告)日:2023-09-19
申请号:CN202310777035.5
申请日:2023-06-28
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L27/02 , H01L29/06 , H01L21/8222
Abstract: 本发明提供一种可控硅器件、可控硅器件制作方法、芯片及电路,属于半导体器件领域,该器件包括:衬底;第一阱区;第二阱区、第一注入区和第三阱区,沿衬底长度方向形成在第一阱区内;第二注入区和第三注入区,分别形成于第二阱区和第三阱区内;第四注入区和第五注入区,分别形成于第二注入区和第三注入区内;第一多晶硅层和第二多晶硅层,分别形成于第一注入区两侧的衬底表面;第一隔离槽和第二隔离槽,分别形成于第一注入区两侧;第四注入区和第一多晶硅层通过金属连线接入电学阳极,第五注入区和第二多晶硅层通过金属连线接入电学阴极。通过本发明提供的器件,能够提供更高的ESD保护能力,电流走向更为均匀,提高器件响应速度。
-
-
-