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公开(公告)号：CN107833923A
公开(公告)日：2018-03-23
申请号：CN201711034834.4
申请日：2017-10-30
Applicant: 桂林电子科技大学 , 桂林斯壮微电子有限责任公司
IPC: H01L29/78 , H01L29/20 , H01L29/423 , H01L21/336 , H01L21/28
CPC classification number: H01L29/7831 , H01L29/20 , H01L29/401 , H01L29/42356 , H01L29/66446 , H01L29/66484
Abstract: 本发明公开了一种能够提高栅控能力以及减小短沟道效应的硅基InGaAs沟道双栅MOSFET器件及其制备方法。所述硅基InGaAs沟道双栅MOSFET器件包括单晶硅衬底、介质键合层、隔离层、背栅电极、背栅介质层、背栅界面控制层、InGaAs沟道层、上界面控制层、III-V族半导体源漏层、源漏金属层、顶栅介质层、顶栅电极；该制备方法包括步骤，首先在单晶硅衬底上设置第一键合片；然后在III-V族半导体外延衬底上依次沉积背栅介质层的材料层、背栅电极的材料层、在隔离层、第二键合片；将第一键合片和所述第二键合片键合在一起，形成介质键合层；然后再成形、源漏金属层、顶栅介质层、顶栅电极。采用该硅基InGaAs沟道双栅MOSFET器件及其制备方法能够提高MOSFET器件的栅控能力，满足高性能III-V族CMOS技术要求。
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公开(公告)号：CN207441705U
公开(公告)日：2018-06-01
申请号：CN201721428381.9
申请日：2017-10-30
Applicant: 桂林电子科技大学 , 桂林斯壮微电子有限责任公司
IPC: H01L29/78 , H01L29/20 , H01L29/423 , H01L21/336 , H01L21/28
Abstract: 本实用新型公开了一种能够提高栅控能力以及减小短沟道效应的硅基InGaAs沟道双栅MOSFET器件。所述硅基InGaAs沟道双栅MOSFET器件包括单晶硅衬底、介质键合层、隔离层、背栅电极、背栅介质层、背栅界面控制层、InGaAs沟道层、上界面控制层、III-V族半导体源漏层、源漏金属层、顶栅介质层、顶栅电极；采用该硅基InGaAs沟道双栅MOSFET器件能够提高MOSFET器件的栅控能力，满足高性能III-V族CMOS技术要求。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN107942220B
公开(公告)日：2020-06-09
申请号：CN201711035073.4
申请日：2017-10-30
Applicant: 桂林电子科技大学
IPC: G01R31/26
Abstract: 本发明涉及一种应用于MOS器件的偏压温度不稳定性的测试方法，主要解决现有技术测试时栅极应力撤销后恢复效应对测量结果产生影响的技术问题。通过测试阀值电压Vth以及该阀值电压对应的漏极电流Id0，在栅极增加应力，测试应力前和应力后相同感应电压下对应的漏极最小电流Idsmeasure,找到Idsmeasure与Id0相等的点对应的施加应力后的阀值电压Vths,根据公式ΔV＝Vths‑Vth计算出没有恢复效应的阀值偏移量的影响的技术方案，较好的解决了该问题，能够用于偏压温度不稳定性的测试。
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公开(公告)号：CN106783613A
公开(公告)日：2017-05-31
申请号：CN201710026316.1
申请日：2017-01-13
Applicant: 桂林电子科技大学
IPC: H01L21/335 , H01L29/778 , H01L29/06 , H01L29/20
CPC classification number: H01L29/66431 , H01L29/0684 , H01L29/20 , H01L29/7786
Abstract: 本发明公开一种III‑V族半导体MOSHEMT器件及其制备方法，其组分渐变缓冲层降低III‑V半导体之间晶格失配，减少位错引进的缺陷。同时该器件结构不仅降低MOS界面态密度，并且通过对外延材料采用高In组分In0.7Ga0.3As/In0.6Ga0.4As/In0.5Ga0.5As复合沟道设计以及势垒层和缓冲层平面处的双掺杂设计充分的提高了2‑DEG的浓度与电子迁移率，降低了沟道的方块电阻。本发明具有二维电子气浓度高、沟道电子迁移率大、器件特征频率和振荡频率高和制造工艺简单易于实现等特点。
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公开(公告)号：CN107742606B
公开(公告)日：2024-04-02
申请号：CN201711030930.1
申请日：2017-10-30
Applicant: 桂林电子科技大学
IPC: H01L21/20
Abstract: 本发明公开了一种键合晶圆的结构及其制备方法，主要解决现有技术键合强度低以及键合的空隙率高的技术问题。该键合晶圆的结构及其制备方法通过将需要键合的两块晶圆进行清洗、蒸发沉积金属Al，在任一晶圆表面旋涂光刻胶、软烘烤、UV曝光、光刻胶显影，刻蚀形成等间距通道、在氧环境下低温键合以及低温退火键合得到晶圆键合结构，该晶圆键合结构包括上下两层晶圆层，以及在该两层晶圆层之间氧化与键合同时进行，使得键合后的表面具有三氧化二铝和气体混合的气体通道的技术方案，该键合晶圆的结构及其制备方法，实现了晶圆之间空隙小、键合强度高，以及基于SOI结构制造的器件散热性好；能够用于晶圆的低温键合。
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Patent Agency Ranking
公开(公告)号：CN104966673A
公开(公告)日：2015-10-07
申请号：CN201510393302.4
申请日：2015-07-07
Applicant: 桂林电子科技大学
IPC: H01L21/336 , H01L21/321 , H01L21/314
CPC classification number: H01L29/66477 , H01L21/321
Abstract: 本发明公开了一种改善Al2O3/InP MOS电容界面特性及漏电特性的界面钝化方法。该方法包括对衬底表面进行N2等离子体处理步骤和栅介质沉积步骤，所述对衬底进行N2等离子体处理步骤和栅介质沉积步骤均在TFS 200原子层沉积系统中进行，其中：对衬底表面进行N2等离子体处理步骤是将衬底置于TFS 200原子层沉积系统的腔体中，利用TFS 200原子层沉积系统自带的等离子体发生器产生N2等离子体对衬底表面进行N2等离子体处理；栅介质沉积步骤是将N2等离子体处理后的衬底在原位沉积栅介质。采用该方法可以有效钝化边界缺陷及Al2O3/InP界面的界面缺陷，还可以降低栅漏电流。
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公开(公告)号：CN107742606A
公开(公告)日：2018-02-27
申请号：CN201711030930.1
申请日：2017-10-30
Applicant: 桂林电子科技大学
IPC: H01L21/20
CPC classification number: H01L21/2007
Abstract: 本发明公开了一种键合晶圆的结构及其制备方法，主要解决现有技术键合强度低以及键合的空隙率高的技术问题。该键合晶圆的结构及其制备方法通过将需要键合的两块晶圆进行清洗、蒸发沉积金属Al，在任一晶圆表面旋涂光刻胶、软烘烤、UV曝光、光刻胶显影，刻蚀形成等间距通道、在氧环境下低温键合以及低温退火键合得到晶圆键合结构，该晶圆键合结构包括上下两层晶圆层，以及在该两层晶圆层之间氧化与键合同时进行，使得键合后的表面具有三氧化二铝和气体混合的气体通道的技术方案，该键合晶圆的结构及其制备方法，实现了晶圆之间空隙小、键合强度高，以及基于SOI结构制造的器件散热性好；能够用于晶圆的低温键合。
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公开(公告)号：CN105161398A
公开(公告)日：2015-12-16
申请号：CN201510394642.9
申请日：2015-07-07
Applicant: 桂林电子科技大学
IPC: H01L21/02
CPC classification number: H01L21/02052
Abstract: 本发明公开了一种GaAs(111)晶圆的清洗方法。该方法为：将GaAs(111)衬底用有机溶剂处理以除去表面油污及有机物；然后置于双氧水中浸泡，取出，去离子水清洗后再置于盐酸中浸泡，取出，去离子水清洗；所得GaAs(111)衬底重复双氧水浸泡—去离子水清洗—盐酸浸泡—去离子水清洗步骤至少1次。本发明先用双氧水牺牲氧化GaAs(111)表面，得到规整的自然氧化层；再用盐酸腐蚀，由于GaAs表面的自然氧化层是规整的，因而可以有效去除表面质量不好的GaAs缺陷，使GaAs表面氧化物数量和粗糙度都大幅下降。采用该清洗方法配合硫化铵溶液钝化，可长时间的阻挡空气中氧气对洁净GaAs(111)表面的氧化。
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公开(公告)号：CN118574429A
公开(公告)日：2024-08-30
申请号：CN202410587375.6
申请日：2024-05-13
Applicant: 桂林电子科技大学 , 北京大学重庆碳基集成电路研究院
Abstract: 本发明涉及半导体技术领域，具体涉及一种耐压碳纳米管场效应晶体管及其制备方法，器件包括衬底、绝缘介质层、碳纳米管有源层、源端接触层、栅介质层、金属栅、漏端接触层和可加电压场板，其中衬底、绝缘介质层、碳纳米管有源层、源端接触层、栅介质层和金属栅从下至上依次设置；本发明中通过将可加电压场板一部分覆盖在在漏端接触层上，一部分在碳纳米管有源层上，降低了漏端的电场强度，优化了电场分布，并通过外加电压实现对电场的调制。进一步的，本发明作为四端器件，除了源极、漏极、栅极可加电压电流之外，还有场板也可加电压以调制晶体管的耐受电压，并且将两块可加电压场板可以通过引线并联在一起，还可以实现两块场板的电压强度相等。
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公开(公告)号：CN106783613B
公开(公告)日：2022-12-13
申请号：CN201710026316.1
申请日：2017-01-13
Applicant: 桂林电子科技大学
IPC: H01L21/335 , H01L29/778 , H01L29/06 , H01L29/20
Abstract: 本发明公开一种III‑V族半导体MOSHEMT器件及其制备方法，其组分渐变缓冲层降低III‑V半导体之间晶格失配，减少位错引进的缺陷。同时该器件结构不仅降低MOS界面态密度，并且通过对外延材料采用高In组分In0.7Ga0.3As/In0.6Ga0.4As/In0.5Ga0.5As复合沟道设计以及势垒层和缓冲层平面处的双掺杂设计充分的提高了2‑DEG的浓度与电子迁移率，降低了沟道的方块电阻。本发明具有二维电子气浓度高、沟道电子迁移率大、器件特征频率和振荡频率高和制造工艺简单易于实现等特点。
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