公开(公告)号：CN1255236A

公开(公告)日：2000-05-31

申请号：CN98804946.5

申请日：1998-04-10

Applicant: 株式会社日立制作所 ,  日立超大规模集成电路系统株式会社

Inventor： 渡部浩三 ,  荻岛淳史 ,  茂庭昌弘 ,  桥本俊一 ,  儿岛雅之 ,  大汤静宪 ,  黑田谦一 ,  松田望

IPC: H01L21/28 ,  H01L21/768 ,  H01L21/8232 ,  H01L21/8238 ,  H01L21/8239 ,  H01L21/8242 ,  H01L21/8247 ,  H01L27/08 ,  H01L27/092 ,  H01L27/10 ,  H01L27/105 ,  H01L27/108 ,  H01L27/115 ,  H01L29/78

CPC classification number: H01L27/10852 ,  H01L27/105 ,  H01L27/10814 ,  H01L27/10855 ,  H01L27/10873 ,  H01L27/10888 ,  H01L27/10894 ,  Y10S257/90

Abstract: 提供一种半导体集成电路技术,借助于该技术,采用使DRAM的存储单元微细化的办法可以改善DRAM的集成度同时可以增加DRAM的工作速度。提供一种半导体集成电路装置的制造方法。首先,通过栅极绝缘膜(6)在半导体衬底衬底(1)的主面上边形成栅极电极(7),在栅极电极(7)的上表面上形成氮化硅膜(8)。在栅极电极(7)的侧面上形成由氮化硅构成的第1侧壁隔板(14)和由氧化硅构成的第2侧壁隔板(15)。其次,在DRAM的存储单元区域的选择MISFETQs中,连接孔(19和21)对于第1侧壁隔板(14)自匹配性地形成开口,形成导体(20)和位线BL的连接部分。此外,在DRAM的存储单元区域以外的N沟MISFET Qu1、Qn2和P沟MISFET Qp1中,对于第2侧壁隔板(15)自匹配性地形成高浓度N型半导体区域(16和16b)和高浓度P型半导体区域(17)。

公开(公告)号：CN1338115A

公开(公告)日：2002-02-27

申请号：CN99816394.5

申请日：1999-12-10

Applicant: 株式会社日立制作所 ,  日立超大规模集成电路系统株式会社

Inventor： 铃木范夫 ,  壹添宏之 ,  児岛雅之 ,  冈本圭司 ,  堀部晋一 ,  渡部浩三 ,  吉田安子 ,  池田修二 ,  高松朗 ,  石塚典男 ,  荻岛淳史 ,  下田真岐

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L21/76229 ,  H01L21/76224 ,  H01L21/76232 ,  H01L27/10852 ,  H01L28/91

Abstract: 一种制造集成电路的方法,它包含下列步骤:以氮化硅(14)和侧壁间隔(16)作为掩模,利用干法腐蚀方法,在衬底(1)的隔离区中制作沟槽(2a);从氮化硅(14)清除侧壁间隔(16);以及借助于对衬底(1)进行热氧化而处理有源区周边的衬底(1)的表面,使其剖面具有圆度。

公开(公告)号：CN1184682C

公开(公告)日：2005-01-12

申请号：CN99816394.5

申请日：1999-12-10

Applicant: 株式会社日立制作所 ,  日立超大规模集成电路系统株式会社

Inventor： 铃木范夫 ,  壹添宏之 ,  児岛雅之 ,  冈本圭司 ,  堀部晋一 ,  渡部浩三 ,  吉田安子 ,  池田修二 ,  高松朗 ,  石塚典男 ,  荻岛淳史 ,  下田真岐

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L21/76229 ,  H01L21/76224 ,  H01L21/76232 ,  H01L27/10852 ,  H01L28/91

Abstract: 一种制造集成电路的方法，它包含下列步骤：以氮化硅(14)和侧壁间隔(16)作为掩模，利用干法腐蚀方法，在衬底(1)的隔离区中制作沟槽(2a)；从氮化硅(14)清除侧壁间隔(16)；以及借助于对衬底(1)进行热氧化而处理有源区周边的衬底(1)的表面，使其剖面具有圆度。

公开(公告)号：CN1540743A

公开(公告)日：2004-10-27

申请号：CN200410036958.2

申请日：1999-12-10

Applicant: 株式会社日立制作所 ,  日立超大规模集成电路系统株式会社

Inventor： 铃木范夫 ,  壹添宏之 ,  児岛雅之 ,  冈本圭司 ,  堀部晋一 ,  渡部浩三 ,  吉田安子 ,  池田修二 ,  高松朗 ,  石塚典男 ,  荻岛淳史 ,  下田真岐

IPC: H01L21/76 ,  H01L21/82 ,  H01L29/78

CPC classification number: H01L21/76229 ,  H01L21/76224 ,  H01L21/76232 ,  H01L27/10852 ,  H01L28/91

Abstract: 一种制造集成电路的方法，它包含下列步骤：以氮化硅(14)和侧壁间隔(16)作为掩模，利用干法腐蚀方法，在衬底(1)的隔离区中制作沟槽(2a)；从氮化硅(14)清除侧壁间隔(16)；以及借助于对衬底(1)进行热氧化而处理有源区周边的衬底(1)的表面，使其剖面具有圆度。

公开(公告)号：CN1132228C

公开(公告)日：2003-12-24

申请号：CN98804946.5

申请日：1998-04-10

Applicant: 株式会社日立制作所 ,  日立超大规模集成电路系统株式会社

Inventor： 渡部浩三 ,  荻岛淳史 ,  茂庭昌弘 ,  桥本俊一 ,  儿岛雅之 ,  大汤静宪 ,  黑田谦一 ,  松田望

IPC: H01L21/28 ,  H01L21/768 ,  H01L21/8232 ,  H01L21/8238 ,  H01L21/8239 ,  H01L21/8242 ,  H01L21/8247 ,  H01L27/08 ,  H01L27/092 ,  H01L27/10 ,  H01L27/105 ,  H01L27/108 ,  H01L27/115

CPC classification number: H01L27/10852 ,  H01L27/105 ,  H01L27/10814 ,  H01L27/10855 ,  H01L27/10873 ,  H01L27/10888 ,  H01L27/10894 ,  Y10S257/90

Abstract: 提供一种半导体集成电路技术，借助于该技术，采用使DRAM的存储单元微细化的办法可以改善DRAM的集成度同时可以增加DRAM的工作速度。提供一种半导体集成电路装置的制造方法。首先，通过栅极绝缘膜(6)在半导体衬底衬底(1)的主面上边形成栅极电极(7)，在栅极电极(7)的上表面上形成氮化硅膜(8)，在栅极电极(7)的侧面上形成由氮化硅构成的第1侧壁隔板(14)和由氧化硅构成的第2侧壁隔板(15)。其次，在DRAM的存储单元区域的选择MISFETQs中，连接孔(19和21)对于第1侧壁隔板(14)自匹配性地形成开口，形成导体(20)和位线BL的连接部分。此外，在DRAM的存储单元区域以外的N沟MISFET Qn1、Qn2和P沟MISFET Qp1中，对于第2侧壁隔板(15)自匹配性地形成高浓度N型半导体区域(16和16b)和高浓度P型半导体区域(17)。

公开(公告)号：CN1173394C

公开(公告)日：2004-10-27

申请号：CN99127082.7

申请日：1999-12-28

Applicant: 株式会社日立制作所

Inventor： 金光贤司 ,  渡部浩三 ,  铃木范夫 ,  石冢典男

IPC: H01L21/76

CPC classification number: H01L21/823878 ,  H01L21/28061 ,  H01L21/76232 ,  H01L21/823481 ,  H01L27/10814 ,  H01L27/10855 ,  H01L27/10873 ,  H01L29/4941 ,  H01L29/6659

Abstract: 一种半导体集成电路器件及其制造方法。被元件隔离沟槽包围的有源区的衬底表面，在有源区的中心部分是水平面，但在有源区的肩部向着元件隔离沟槽的侧壁下降。该斜面包括两个具有不同倾斜角的斜面。靠近有源区中心部分的第一斜面较陡峭，靠近元件隔离沟槽侧壁的第二斜面比第一斜面平缓。有源区肩部的衬底表面完全变圆，没有尖角部分。

公开(公告)号：CN1258933A

公开(公告)日：2000-07-05

申请号：CN99127082.7

申请日：1999-12-28

Applicant: 株式会社日立制作所

Inventor： 金光贤司 ,  渡部浩三 ,  铃木范夫 ,  石冢典男

IPC: H01L21/76

CPC classification number: H01L21/823878 ,  H01L21/28061 ,  H01L21/76232 ,  H01L21/823481 ,  H01L27/10814 ,  H01L27/10855 ,  H01L27/10873 ,  H01L29/4941 ,  H01L29/6659

Abstract: 一种半导体集成电路器件及其制造方法。被元件隔离沟槽包围的有源区的衬底表面,在有源区的中心部分是水平面,但在有源区的肩部向着元件隔离沟槽的侧壁下降。该斜面包括两个具有不同倾斜角的斜面。靠近有源区中心部分的第一斜面较陡峭,靠近元件隔离沟槽侧壁的第二斜面比第一斜面平缓。有源区肩部的衬底表面完全变圆,没有尖角部分。

公开(公告)号：CN1553494A

公开(公告)日：2004-12-08

申请号：CN200410059842.0

申请日：1999-12-28

Applicant: 株式会社日立制作所

Inventor： 金光贤司 ,  渡部浩三 ,  铃木范夫 ,  石冢典男

IPC: H01L21/76 ,  H01L27/04 ,  H01L29/78 ,  H01L21/336 ,  H01L21/8234

CPC classification number: H01L21/823878 ,  H01L21/28061 ,  H01L21/76232 ,  H01L21/823481 ,  H01L27/10814 ,  H01L27/10855 ,  H01L27/10873 ,  H01L29/4941 ,  H01L29/6659

Abstract: 一种半导体集成电路器件，包括：(a)形成在半导体衬底中的沟槽，以及(b)埋置在所述沟槽内的第一绝缘膜；其中，所述沟槽具有倾斜的表面，所述倾斜的表面和所述半导体衬底(1)的表面之间的第一边界部分是圆形的，以及所述倾斜的表面和所述沟槽的侧壁之间的第二边界是圆形的。被所述沟槽包围的有源区的衬底表面，在有源区的中心部分是水平面，但在有源区的肩部向着沟槽的侧壁下降。该斜面包括两个具有不同倾斜角的斜面。靠近有源区中心部分的第一斜面较陡峭，靠近元件隔离沟槽侧壁的第二斜面比第一斜面平缓。有源区肩部的村底表面完全变圆，没有尖角部分。

公开(公告)号：CN1145208C

公开(公告)日：2004-04-07

申请号：CN00117939.X

申请日：2000-06-01

Applicant: 株式会社日立制作所

Inventor： 石塚典男 ,  三浦英生 ,  池田修二 ,  吉田安子 ,  鈴木範夫 ,  渡部浩三 ,  金光賢司

IPC: H01L21/762

CPC classification number: H01L21/76232 ,  H01L29/0657

Abstract: 在衬底上形成衬垫氧化膜和防氧化膜，除去部分防氧化膜和衬垫氧化膜露出衬底，后退衬垫氧化膜，刻蚀衬底露出面，形成规定深度沟槽，后退衬垫氧化膜，氧化沟槽部分，向其内部埋入埋入绝缘膜，除去防氧化膜上的埋入绝缘膜和防氧化膜，除去衬垫氧化膜，在氧化沟槽部分前，各向同性刻蚀和后退衬垫氧化膜使沟槽上端部分圆角化具有曲率，使氧化工序仅仅进行1次，制造不会使沟槽上端部分的晶体管的电性不合格的半导体装置。

公开(公告)号：CN1275801A

公开(公告)日：2000-12-06

申请号：CN00117939.X

申请日：2000-06-01

Applicant: 株式会社日立制作所

Inventor： 石塚典男 ,  三浦英生 ,  池田修二 ,  吉田安子 ,  铃木範夫 ,  渡部浩三 ,  金光賢司

IPC: H01L21/76

CPC classification number: H01L21/76232 ,  H01L29/0657

Abstract: 在衬底上形成衬垫氧化膜和防氧化膜,除去部分防氧化膜和衬垫氧化膜露出衬底,后退衬垫氧化膜,刻蚀衬底露出面,形成规定深度沟槽,后退衬垫氧化膜,氧化沟槽部分,向其内部埋入埋入绝缘膜,除去防氧化膜上的埋入绝缘膜和防氧化膜, 除去衬垫氧化膜,在氧化沟槽部分前,各向同性刻蚀和后退衬垫氧化膜使沟槽上端部分圆角化具有曲率,使氧化工序仅仅进行1次,制造不会使沟槽上端部分的晶体管的电性不合格的半导体装置。