公开(公告)号：CN101174633A

公开(公告)日：2008-05-07

申请号：CN200710194140.7

申请日：2001-12-26

Applicant: 株式会社日立制作所

Inventor： 西田彰男 ,  吉田安子 ,  池田修二

IPC: H01L27/11 ,  H01L21/8244

CPC classification number: H01L27/11 ,  H01L27/1104

Abstract: 本发明提供一种具有多个存储单元的半导体集成电路器件，每个所述存储单元具有包括一对驱动MISFET和一对负载MISFET的一对反相器和一对传输MISFET，所述一对驱动MISFET的栅极和漏极分别彼此交叉连接，所述半导体集成电路器件包括：在所述驱动MISFET上方形成的夹层绝缘薄膜；连接所述栅极和漏极并在从所述栅极延伸到所述漏极的连接孔内形成的第一导电层；在所述第一导电层上方形成的下电极；在所述下电极上方形成的电容绝缘薄膜；在所述电容绝缘薄膜上方形成的上电极；以及与所述负载MISFET的源极电连接并在其侧壁与所述上电极连接的第二导电层。

公开(公告)号：CN100394605C

公开(公告)日：2008-06-11

申请号：CN01814905.7

申请日：2001-12-26

Applicant: 株式会社日立制作所

Inventor： 西田彰男 ,  吉田安子 ,  池田修二

IPC: H01L27/11 ,  H01L21/8244

CPC classification number: H01L27/11 ,  H01L27/1104

Abstract: 为了提供半导体集成电路器件，如能够减少SRAM之各个存储单元中产生的软错误的高性能半导体集成电路器件，采用从二氧化硅薄膜之表面上突出的形状，形成SRAM存储单元的交叉连接部分的布线的表面，该存储单元具有一对其栅极和漏极分别交叉连接的n沟道型MISFET。在布线上形成作为电容绝缘薄膜的氮化硅薄膜和上电极。由于可以利用布线、氮化硅薄膜和上电极形成电容，所以能够减少由α射线引起的软错误。由于可以在布线的各个侧壁上形成电容，所以能够增加容量。

公开(公告)号：CN1449586A

公开(公告)日：2003-10-15

申请号：CN01814905.7

申请日：2001-12-26

Applicant: 株式会社日立制作所

Inventor： 西田彰男 ,  吉田安子 ,  池田修二

IPC: H01L27/11 ,  H01L21/8244

CPC classification number: H01L27/11 ,  H01L27/1104

Abstract: 为了提供半导体集成电路器件，如能够减少SRAM之各个存储单元中产生的软错误的高性能半导体集成电路器件，采用从二氧化硅薄膜之表面上突出的形状，形成SRAM存储单元的交叉连接部分的布线的表面，该存储单元具有一对其栅极和漏极分别交叉连接的n沟道型MISFET。在布线上形成作为电容绝缘薄膜的氮化硅薄膜和上电极。由于可以利用布线、氮化硅薄膜和上电极形成电容，所以能够减少由α射线引起的软错误。由于可以在布线的各个侧壁上形成电容，所以能够增加容量。

公开(公告)号：CN1434515A

公开(公告)日：2003-08-06

申请号：CN02130508.0

申请日：2002-08-15

Applicant: 株式会社日立制作所

Inventor： 高浦则克 ,  松冈秀行 ,  竹村理一郎 ,  奥山幸祐 ,  茂庭昌弘 ,  西田彰男 ,  舟山幸太 ,  关口知纪

IPC: H01L27/10 ,  H01L27/11 ,  G11C11/34

CPC classification number: H01L27/11 ,  H01L27/0688 ,  H01L27/1104

Abstract: 本发明提供一种半导体存储器件包括多条字线、多条位线以及多个静态存储单元，每个存储单元具有第一、第二、第三、第四、第五和第六个晶体管。每个第一、第二、第三和第四晶体管的沟道相对应该半导体存储器件的基片垂直。每个形成第五和第六晶体管的源极和漏极的半导体区域形成在该基片上的一个PN结。根据本发明另一个方面，该SRAM器件具有多个SRAM单元，其中至少一个是垂直SRAM单元，其包括在基片上的至少四个垂直晶体管，以及每个垂直晶体管包括排列在一条对齐线上的一个源极、一个漏极和它们之间的沟道，该对齐线以大于0度的角穿过该基片的表面。