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公开(公告)号：CN1930634A
公开(公告)日：2007-03-14
申请号：CN200580008076.8
申请日：2005-09-30
Applicant: 株式会社东芝
IPC: G11C16/26
CPC classification number: G11C16/26 , G11C16/0483 , G11C16/105
Abstract: 非易失性半导体存储器器件包括存储器单元阵列(21)，读电路(22，23，24，25，26，27，和33)，编程电路(22，23，24，25，26和27)，读电压生成电路(29)，存储器电路(34)，和切换电路(35)。读电压生成电路(29)生成和提供读电压到读电路。存储器电路(34)存储用来改变存储器单元阵列(21)中的存储器单元的温度特性的信息。切换电路(35)根据被存储在存储器电路(34)中的信息，改变由读电压生成电路(29)生成的读电压的温度依赖性。
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公开(公告)号：CN104200840A
公开(公告)日：2014-12-10
申请号：CN201410339871.6
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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公开(公告)号：CN100524529C
公开(公告)日：2009-08-05
申请号：CN200580008076.8
申请日：2005-09-30
Applicant: 株式会社东芝
IPC: G11C16/26
CPC classification number: G11C16/26 , G11C16/0483 , G11C16/105
Abstract: 非易失性半导体存储器器件包括存储器单元阵列(21)，读电路(22，23，24，25，26，27，和33)，编程电路(22，23，24，25，26和27)，读电压生成电路(29)，存储器电路(34)，和切换电路(35)。读电压生成电路(29)生成和提供读电压到读电路。存储器电路(34)存储用来改变存储器单元阵列(21)中的存储器单元的温度特性的信息。切换电路(35)根据被存储在存储器电路(34)中的信息，改变由读电压生成电路(29)生成的读电压的温度依赖性。
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公开(公告)号：CN1856841A
公开(公告)日：2006-11-01
申请号：CN200480027761.0
申请日：2004-08-23
IPC: G11C16/22
CPC classification number: G11C16/22
Abstract: 提供一种对每个存储块具有保护功能的非易失性半导体存储器件，该非易失性半导体存储器件包含：由多个存储块构成的存储单元阵列，接口，写入电路，和读取电路。保护标记被写入到存储块中。读出的保护标记可以通过接口输出到外部器件。由接口输入写入命令时，在被选择的块的保护标记具有第一值时写入电路执行写入命令，而保护标记具有第二值时不执行写入命令。
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公开(公告)号：CN1428866B
公开(公告)日：2015-02-25
申请号：CN02157191.0
申请日：2002-12-19
Applicant: 株式会社东芝
IPC: H01L27/10 , H01L27/115 , G11C11/34 , G11C16/00 , G11C14/00
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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Patent Agency Ranking
公开(公告)号：CN104200841A
公开(公告)日：2014-12-10
申请号：CN201410341295.9
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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公开(公告)号：CN104200839A
公开(公告)日：2014-12-10
申请号：CN201410339870.1
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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公开(公告)号：CN102063930A
公开(公告)日：2011-05-18
申请号：CN201010543237.6
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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公开(公告)号：CN1856841B
公开(公告)日：2010-09-22
申请号：CN200480027761.0
申请日：2004-08-23
IPC: G11C16/22
CPC classification number: G11C16/22
Abstract: 提供一种对每个存储块具有保护功能的非易失性半导体存储器件，该非易失性半导体存储器件包含：由多个存储块构成的存储单元阵列，接口，写入电路，和读取电路。保护标记被写入到存储块中。读出的保护标记可以通过接口输出到外部器件。由接口输入写入命令时，在被选择的块的保护标记具有第一值时写入电路执行写入命令，而保护标记具有第二值时不执行写入命令。
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公开(公告)号：CN102063930B
公开(公告)日：2014-07-23
申请号：CN201010543237.6
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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