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公开(公告)号：CN106531220A
公开(公告)日：2017-03-22
申请号：CN201610141288.3
申请日：2016-03-11
Applicant: 株式会社东芝
Inventor： 前嶋洋
Abstract: 本发明的实施方式提供一种能够提高可靠性的存储系统。实施方式的存储系统包含：存储器件，包含存储单元阵列；以及控制器，对存储器件的动作进行控制，在存储单元阵列中指定第1区域(101)及第2区域(102)。第1区域(101)包含层叠在衬底(190)的第1存储单元(MCA)。第2区域储单元(MCB)。控制器能够将第1存储单元(MCA)连接于第1字线(WL)。此外，控制器能够将第2存储单元(MCB)连接于多个第2字线(WLk、WLk+1)。(102)包含层叠在衬底(190)的上方的多个第2存
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公开(公告)号：CN1645515B
公开(公告)日：2010-04-21
申请号：CN200410095461.8
申请日：2004-11-10
Applicant: 株式会社东芝
IPC: G11C16/02 , H01L27/115
CPC classification number: H01L27/11521 , H01L27/115 , H01L27/11519 , H01L27/11524 , H01L27/1157 , H01L29/7881 , H01L29/792 , H01L2924/0002 , H01L2924/00
Abstract: 根据本发明的一种非易失性半导体存储器，包括：存储单元部件，其包括彼此平行形成的数据选择线、与数据选择线相交并彼此平行排列的数据传输线以及设置在数据传输线与数据选择线的交叉点处的电可重写存储单元晶体管。还包括：其中沿着数据选择线设置存储单元部件的存储单元阵列块；第一源极线，连接到存储单元部件的一端，并沿着数据选择线排列；以及第二源极线，电连接到第一源极线并沿着数据选择线设置。
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公开(公告)号：CN107086051A
公开(公告)日：2017-08-22
申请号：CN201610585571.5
申请日：2016-07-22
Applicant: 株式会社东芝
Abstract: 本发明的实施方式提供一种可提升处理能力的半导体存储装置。实施方式的半导体存储装置包含可设定为至少4个阈值电压中的任一个阈值电压的第1存储单元(MT)、第1位线(BL)、字线(WL)、及连接于第1位线(BL)的第1感应放大器(SAU)。第1感应放大器(SAU)是在对字线(WL)施加第1电压的第1验证操作中，对第1位线(BL)施加充电电压(VPCH)，在对字线(WL)施加比第1电压高的第2电压的第2验证操作中，不对第1位线(BL)施加充电电压(VPCH)，在对字线(WL)施加比第2电压高的第3电压的第3验证操作中，对第1位线(BL)施加充电电压(VPCH)。
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Patent Agency Ranking
公开(公告)号：CN106898379A
公开(公告)日：2017-06-27
申请号：CN201610585515.1
申请日：2016-07-22
Applicant: 株式会社东芝
Abstract: 本发明的实施方式提供一种能够降低消耗电力的半导体存储装置。实施方式的存储系统包括：第1及第2存储单元；及第1及第2位线，分别连接在第1及第2存储单元。对第1存储单元写入第1数据(A‑level)，对第2存储单元写入第2数据(B‑level)。在写入动作的第1组(在图7‑8中为第1‑2次的循环)中，在编程动作时对第1位线施加第1电压(0V)，第2位线被设为电气地浮动的状态，在验证动作时，不进行与第2数据(B‑level)相关的验证动作而进行与第1数据(A‑level)相关的验证动作。
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公开(公告)号：CN105976862A
公开(公告)日：2016-09-28
申请号：CN201610136675.8
申请日：2016-03-10
Applicant: 株式会社东芝
Inventor： 前嶋洋
IPC: G11C16/02 , G11C16/26 , H01L21/8247
CPC classification number: G11C13/004 , G11C5/025 , G11C7/065 , G11C7/1048 , G11C7/12 , G11C13/0026 , G11C2207/005 , G11C2213/71 , G11C2213/72 , G11C16/26 , G11C16/02 , H01L21/8239
Abstract: 本发明的实施方式提供一种能够提高性能的半导体存储装置。实施方式的半导体存储装置(1)包括：存储单元阵列(10A、10B)；读出放大器(12)，配置在存储单元阵列(10A、10B)间，由存储单元阵列(10A、10B)所共用；以及数据高速缓存(14)，以与读出放大器(12)夹隔存储单元阵列(10B)的方式配置，且保持来自读出放大器(12)的数据。
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公开(公告)号：CN1645515A
公开(公告)日：2005-07-27
申请号：CN200410095461.8
申请日：2004-11-10
Applicant: 株式会社东芝
IPC: G11C16/02 , H01L27/115
CPC classification number: H01L27/11521 , H01L27/115 , H01L27/11519 , H01L27/11524 , H01L27/1157 , H01L29/7881 , H01L29/792 , H01L2924/0002 , H01L2924/00
Abstract: 根据本发明的一种非易失性半导体存储器，包括：存储单元部件，其包括彼此平行形成的数据选择线、与数据选择线相交并彼此平行排列的数据传输线以及设置在数据传输线与数据选择线的交叉点处的电可重写存储单元晶体管。还包括：其中沿着数据选择线设置存储单元部件的存储单元阵列块；第一源极线，连接到存储单元部件的一端，并沿着数据选择线排列；以及第二源极线，电连接到第一源极线并沿着数据选择线设置。
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公开(公告)号：CN106504786A
公开(公告)日：2017-03-15
申请号：CN201610141767.5
申请日：2016-03-11
Applicant: 株式会社东芝
Inventor： 前嶋洋
Abstract: 本发明的实施方式提供一种能够提高动作速度的半导体存储装置。实施方式的半导体存储装置(1)包括：能够保持数据的存储元、电连接在存储元的栅极的字线(WL)、及以及电连接在存储元的一端的源极线(CELSRC)，在存储元的读出动作中，对源极线(CELSRC)在第一阈值的判定时施加第一电压，在第二阈值的判定时施加与所述第一电压不同的第二电压，且对字线(WL)在第一及第二阈值的判定时施加第三电压。
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公开(公告)号：CN105976865A
公开(公告)日：2016-09-28
申请号：CN201610133719.1
申请日：2016-03-09
Applicant: 株式会社东芝
Abstract: 本发明的实施方式提供一种可提升运行可靠性的半导体存储装置。实施方式的半导体存储装置具备：第1块，具备包含第1存储单元及第1选择晶体管的第1存储串；第2块，具备包含第2存储单元及第2选择晶体管的第2存储串；源极线，电连接于第1存储串及第2存储串；以及控制部，在对第1存储单元进行数据写入的编程运行时，对第2选择晶体管的栅极电极施加源极线的电压。
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