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公开(公告)号：CN111046617B
公开(公告)日：2024-04-09
申请号：CN201911335581.3
申请日：2019-12-23
Applicant: 杭州电子科技大学
Abstract: 本发明涉及一种三值数字逻辑门电路。它包括一个三值与门电路，一个三值或门电路，一个三值非门电路。三值与门电路由两个忆阻器构成。其中第一忆阻器M1负极作为第一输入端，第二忆阻器M2负极作为第二输入端。第一忆阻器M1的正极与第二忆阻器M2的正极相连，并作为输出端。三值或门电路由两个忆阻器构成。其中第三忆阻器M3正极作为第一输入端，第四忆阻器M4正极作为第二输入端。第三忆阻器M3的负极与第二忆阻器M4的负极相连，并作为输出端。三值非门电路由两个忆阻器和三个NMOS管构成。本发明结构清晰简单、易于实现，可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。
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公开(公告)号：CN109766644A
公开(公告)日：2019-05-17
申请号：CN201910038759.1
申请日：2019-01-16
Applicant: 杭州电子科技大学
IPC: G06F17/50
Abstract: 本发明公开了一种三值忆感器的电路模型。本发明包括负的磁通-φ项产生电路，磁通φ项产生电路，磁通量积分ρ项产生电路，负的磁通量积分-ρ项产生电路，ρ+0.25项产生电路，ρ-0.25项产生电路，饱和输出电压Usat1项产生电路，饱和输出电压Usat2项产生电路，-0.04sgn(ρ+0.25)项产生电路，0.025sgn(ρ-0.25)项产生电路，L-1(φ)项产生电路，0.1i(t)项产生电路，-i(t)项产生电路，i(t)项产生电路。本发明结构清晰简单、易于实现。该电路模型可用于三值忆感器电路的实验以及应用，在高密度非易失性存储器、人工神经网络电路以及混沌振荡器电路等诸多领域中的应用研究具有重要意义。
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公开(公告)号：CN109766643A
公开(公告)日：2019-05-17
申请号：CN201910038725.2
申请日：2019-01-16
Applicant: 杭州电子科技大学
IPC: G06F17/50
Abstract: 本发明公开了一种三值忆阻器的电路模型。本发明包括负的磁通-φ项产生电路，φ+0.25项产生电路，φ-0.25项产生电路，-0.04sgn(φ+0.25)项产生电路，0.025sgn(φ-0.25)项产生电路，G(φ)项产生电路，电流i(t)产生电路。本发明含有2个集成运算放大器芯片、1个电压比较器芯片、1个乘法器，结构清晰简单、易于实现。该电路模型可用于三值忆阻器电路的实验以及应用，在高密度非易失性存储器、人工神经网络电路以及多值逻辑运算等诸多领域中的应用研究具有重要意义。
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公开(公告)号：CN109766644B
公开(公告)日：2022-12-09
申请号：CN201910038759.1
申请日：2019-01-16
Applicant: 杭州电子科技大学
IPC: G06F30/367
Abstract: 本发明公开了一种三值忆感器的电路模型。本发明包括负的磁通‑φ项产生电路，磁通φ项产生电路，磁通量积分ρ项产生电路，负的磁通量积分‑ρ项产生电路，ρ+0.25项产生电路，ρ‑0.25项产生电路，饱和输出电压Usat1项产生电路，饱和输出电压Usat2项产生电路，‑0.04sgn(ρ+0.25)项产生电路，0.025sgn(ρ‑0.25)项产生电路，L‑1(φ)项产生电路，0.1i(t)项产生电路，‑i(t)项产生电路，i(t)项产生电路。本发明结构清晰简单、易于实现。该电路模型可用于三值忆感器电路的实验以及应用，在高密度非易失性存储器、人工神经网络电路以及混沌振荡器电路等诸多领域中的应用研究具有重要意义。
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公开(公告)号：CN111667863A
公开(公告)日：2020-09-15
申请号：CN202010567474.X
申请日：2020-06-19
Applicant: 杭州电子科技大学
IPC: G11C8/10 , G11C11/418
Abstract: 本发明公开了一种基于忆阻器的1-3线三值译码器电路。本发明包括一个正极性三值反相器，两个负极性三值反相器和一个三值或非门。该译码器电路的输入端分别与正极性三值反相器输入端、第一个负极性三值反相器输入端连接，正极性三值反相器输出端与第二个负极性三值反相器输入端连接。第一个负极性三值反相器输出端作为三值译码器电路的第一输出端以及三值或非门的一个输入端，第二个负极性三值反相器输出端作为三值译码器电路的第二输出端以及三值或非门的另一个输入端，三值或非门的输出端作为三值译码器电路的第三输出端。本发明结构清晰简单、易于实现，可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。
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Patent Agency Ranking
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公开(公告)号：CN111628763A
公开(公告)日：2020-09-04
申请号：CN202010567524.4
申请日：2020-06-19
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明公开了一种基于忆阻器的三值编码器电路。本发明包括一个正极性三值反相器，一个负极性三值反相器、一个三值非门和一个三输入的三值与门。该编码器电路的第一个输入端连接至正极性三值反相器的输入端，正极性三值反相器的输出端连接至三值与门的第一个输入端；该编码器电路的第二个输入端连接至三值非门的输入端，三值非门的输出端连接至三值与门的第二个输入端；该编码器电路的第三个输入端连接至负极性三值反相器的输入端，负极性三值反相器的输出端连接至三值与门的第三个输入端；三值与门的输出端作为编码器电路的输出端。本发明结构清晰简单、易于实现，可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。
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公开(公告)号：CN111046617A
公开(公告)日：2020-04-21
申请号：CN201911335581.3
申请日：2019-12-23
Applicant: 杭州电子科技大学
Abstract: 本发明涉及一种三值数字逻辑门电路。它包括一个三值与门电路，一个三值或门电路，一个三值非门电路。三值与门电路由两个忆阻器构成。其中第一忆阻器M1负极作为第一输入端，第二忆阻器M2负极作为第二输入端。第一忆阻器M1的正极与第二忆阻器M2的正极相连，并作为输出端。三值或门电路由两个忆阻器构成。其中第三忆阻器M3正极作为第一输入端，第四忆阻器M4正极作为第二输入端。第三忆阻器M3的负极与第二忆阻器M4的负极相连，并作为输出端。三值非门电路由两个忆阻器和三个NMOS管构成。本发明结构清晰简单、易于实现，可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。
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公开(公告)号：CN111628763B
公开(公告)日：2023-11-07
申请号：CN202010567524.4
申请日：2020-06-19
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明公开了一种基于忆阻器的三值编码器电路。本发明包括一个正极性三值反相器，一个负极性三值反相器、一个三值非门和一个三输入的三值与门。该编码器电路的第一个输入端连接至正极性三值反相器的输入端，正极性三值反相器的输出端连接至三值与门的第一个输入端；该编码器电路的第二个输入端连接至三值非门的输入端，三值非门的输出端连接至三值与门的第二个输入端；该编码器电路的第三个输入端连接至负极性三值反相器的输入端，负极性三值反相器的输出端连接至三值与门的第三个输入端；三值与门的输出端作为编码器电路的输出端。本发明结构清晰简单、易于实现，可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。
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公开(公告)号：CN111755051A
公开(公告)日：2020-10-09
申请号：CN202010566323.2
申请日：2020-06-19
Applicant: 杭州电子科技大学
IPC: G11C13/00
Abstract: 本发明公开了一种基于忆阻器的2-9线三值译码器电路。本发明由两个1-3线三值译码器和九个三值与门组成，并利用忆阻器的开关特性和记忆特性实现译码。1-3三值译码器包括一个正极性三值反相器PTI、两个负极性三值反相器NTI和一个三值或非门TNOR，实现的功能是输入一个一位的三值电平信号，通过一个1-3三值译码器得到的三个与输入信号一一对应的高、低电平信号。三值与门由两个忆阻器构成，实现的功能是求两输入的最小值。本发明结构清晰简单、易于实现，可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。
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